UniPhy DDR3 Controller на Stratix IV, Падает при калибровке Опции

[MIX@]

Приветствую плисоводов

Пытаюсь поднять контроллер ddr3 памяти (на базе UniPhy) на альтеровской отладке (Stratix IV GX FPGA Development Kit).
Использую DDR3 Top, состоящую из одного модуля Micron MT41J64M16LA-15E на 128 метров.
Сделал простенький проект в QSYS, состоящий всего из двух компонентов - Альтеровский контроллер и штатный генератор траффика.
Все настройки контроллера и соответствие пинов проекта ногам FPGA прописал из мануала к отладке.
Суть проблемы - контроллер ddr3 памяти падает на этапе калибровки (1-ый шаг, Pre-bit Read deskew failure).
Как я понимаю, суть этого шага - выровнять сигналы на линиях DQ, относительно друг друга и управляющего сигнала DQS.

Настройки контроллера, архитектуру системы в QSYS и отчёт EMI (External Memory Interface Toolkit) во вложении.

За любые советы по делу - заранее спасибо.

Прикрепленные файлы

 calibration_issue_logs.zip ( 689.5 килобайт ) Кол-во скачиваний: 995

 

[AndrewS6]

1. Мегавизард падает, если в пути встречаются кириллические символы. Еще в какой-то из версий падал, если в пути были пробелы.
2. Для корректной работы контроллера возможно понадобится вносить сдвиг по фазе для клока адресов / команд. В первой вкладке мегавизарда ставьте галку на Advanced Clock Phase Control и вписывайте сдвиг, например -30.

Общая рекомендация - посмотрите туториалы:
http://www.altera.com/literature/hb/extern...emi_tut_qdr.pdf

[MIX@]

Всем спасибо за советы, проблему решил.
Действительно нужно прописать Advanced Clock Phase Control в -30, но ГЛАВНОЕ - не забыть подключить SDC-файл, генерируемый QSYS. По неопытности я полагал, что при подключении файла .qsys к проекту - подключается всё, что он нагенерировал, но оказывается нужно руками добавлять sdc.