Синхронный ресет, Xilinx Опции

[TRILLER]

Здравствуйте.
Кто может уверенно сказать, можно ли делать так, как показано на схеме 2.

Кристалл V6. Использован вход синхронного ресета.
Не возникнет ли проблем в дальнейшем? Да и вообще, есть ли какая либо разница на железном уровне между синхронным и асинхронным входами ресета? Или "синхронность" лишь заставляет роутер просчитывать путь так, как и для обычных сигналов.

[Boris_TS]

Да и вообще, есть ли какая либо разница на железном уровне между синхронным и асинхронным входами ресета?

Эээ... а вход-то в Slice - один... а способ его использования (синхронный/асинхронный) задаётся атрибутом - можете всё сами разглядеть при помощи FPGA Editor'a.

А т.к. вход один на весь Slice, то он заходит на все триггеры в Slice. Соответственно, если в схеме нет триггеров, которым нужен такой набор управляющих сигналов (CLK, CE, RST), то тогда неиспользованные в этом Slice триггеры не смогут быть использованы. Поэтому уникальные наборы управляющих сигналов необходимо использовать с умом.