Синхронный ресет, Xilinx Опции

[TRILLER]

Здравствуйте.
Кто может уверенно сказать, можно ли делать так, как показано на схеме 2.

Кристалл V6. Использован вход синхронного ресета.
Не возникнет ли проблем в дальнейшем? Да и вообще, есть ли какая либо разница на железном уровне между синхронным и асинхронным входами ресета? Или "синхронность" лишь заставляет роутер просчитывать путь так, как и для обычных сигналов.

[Boris_TS]

Да и вообще, есть ли какая либо разница на железном уровне между синхронным и асинхронным входами ресета?

Эээ... а вход-то в Slice - один... а способ его использования (синхронный/асинхронный) задаётся атрибутом - можете всё сами разглядеть при помощи FPGA Editor'a.

А т.к. вход один на весь Slice, то он заходит на все триггеры в Slice. Соответственно, если в схеме нет триггеров, которым нужен такой набор управляющих сигналов (CLK, CE, RST), то тогда неиспользованные в этом Slice триггеры не смогут быть использованы. Поэтому уникальные наборы управляющих сигналов необходимо использовать с умом.

[TRILLER]

Синхронный сброс - по факту является маской по И входных данных.

Этот факт реализован непосредственно в самом триггере? Ни на один из входов лата этот сигнал не поподает.

Эээ... а вход-то в Slice - один... а способ его использования (синхронный/асинхронный) задаётся атрибутом - можете всё сами разглядеть при помощи FPGA Editor'a.

Вход в слайс то один, а вот в триггеры уже 2, стало быть между ними есть какая-то разница.

В общем, пришёл к выводу, что схему 2 использовать можно, так как Симплифай(провёл эксперимент) сам заводит выход лата на синхронный ресет, для уменьшения слоёв логики. А люди, его делавшие, скорее всего разобрались с этим вопросом..

[Boris_TS]

Этот факт реализован непосредственно в самом триггере? Ни на один из входов лата этот сигнал не поподает.

Ответы находятся в FPGA Editor'е, которым я настоятельно рекомендовал посмотреть Ваш кристалл, чтобы Вы не писали ахинею:

Вход в слайс то один, а вот в триггеры уже 2, стало быть между ними есть какая-то разница.

Ну вот расскажите мне: где тут "второй вход сброса в триггер" ? Я его, почему-то в упор не вижу...

Зато вижу тут атрибут RESET TYPE: SYNC/ASYNC, о котором и писал ренее.

[TRILLER]

Ну вот расскажите мне: где тут "второй вход сброса в триггер" ? Я его, почему-то в упор не вижу...

Да, я был не прав..

Почитайте вот эту, ставшую уже классикой, статью Кена Чапмена о вреде и пользе разных типов ресета.

Полезная статья. Вот только ни в одном примере на вход SR триггера он не заводит выход лата. Меня конкретно это интересовало. Но, поверю симплифаю и попробую это сделать)