Возможная метастабильность, Нало ли бороться в данном случае? Опции

[Александр77]

Доброго времени суток, уважаемые форумчане!
И так по порядку.
Предполагается такая структурная схема (вложение)

Сверху внешнее устройство (матрица формирующая поток данных с частотой 96 МГц).
Управляется посредством Cyclon III.
С выхода PLL ПЛИС идет тактовая частота (24 или 48 МГц) и далее поступает на вход PLL матрицы, где формируется частота 96Мгц.
Одновременно в PLL ПЛИС формируется частота 192МГц, для тактирования ядра обработки.
Согласно AN42 от Альтеры, при переходе из одного тактовогового домена к другому, рекомендуется "вставлять" буферирующую "тройку" триггеров. Первые два триггера тактировать частотой clk1 (в моем случае 96 МГц), а третий - частотой clk2 (192 МГц).
Вопрос собстенно вот в чем, правильно ли я понял принцип борьбы с метастабильностью и нужна ли в данном случае эта защита, если работа идет на кратной частоте? (за привязку фронтов 96 и 192 МГц ручаться не могу - т.к. формируются разными PLLками)