Чтение CRC внутри ПЛИС Опции

[Вовка_Бызов]

По требованию заказчика включили мы циклическую проверку целостности в нашем Cyclone III.
Но вопрос завис - заказчик хочет в качестве одного из регистров (ПЛИС подключена к процессору) иметь вот эту самую CRC, которую ему посчитал компилятор - в качестве контроля за версией. Вариант типа "а мы вам прошьем ту CRC, которую выдаст компилятор" ему не подходит.

В общем - не подскажет ли всемогущий Олл, как прочитать внутри проекта Cyclone III в реальном времени ее реальную CRC?

PS. В доках нашли возможность чтения оной через JTAG - это, увы, не подходит.

[jks]

может быть такая конструкция на Verilog поможет

...
cyclone_crcblock crc_block(
.clk(sys_clk),
.ldsrc(),
.shiftnld(),
.crcerror(),
.regout()
);

и в настройках проекта включить Enable Error detection CRC


тут все подробно описано http://www.altera.com/literature/hb/cyc3/cyc3_ciii51013.pdf

[Вовка_Бызов]

может быть такая конструкция на Verilog поможет
cyclone_crcblock crc_block( .clk(sys_clk), .ldsrc(), .shiftnld(), .crcerror(), .regout() );

Тупею.. Три выходных сигнала:
crcerror - бит несовпадения CRC после подсчета
regout - бит (!) с выхода сдвигового 32-разрядного регистра ошибки(!)
cyclecomplete - бит завершения цикла проверки

Нету ни слова об исходной контрольной сумме. Увы

Задал вопрос на форуме альтеры. Но - по опыту - спецы там не отвечают. Даже не знаю, кого спрашивать...

[SM]

Нету ни слова об исходной контрольной сумме. Увы

где ни слова нет? В документе - вроде есть.

This signal is an input into the error detection block. If shiftnld=1, the data is shifted from the internal shift register to the regout at each rising edge of clk. If shiftnld=0, the shift register parallel loads either the pre-calculated CRC value or the update register contents depending on the ldsrc port input. This port is required.