Проверка работоспособности ПЛИС, какие варианты? Опции

[Goose]

Всем доброго времени суток,

Возникла необходимость понять почему проекты неправильно работают на одних платах, и правильно на других (вообще говоря идентичных)
virtex6,
значит есть проект, отлаженный (проверен на 3 платах с виртекс6vlx195, которые были собраны где-то на заводе)

но ситуация была такая, что вместо 195 виртекса на остальных платах впаяли виртекс6vlx130, и приходится их заменять. в общем решили делать все последовательно по одной. поменяли на одной плате, проект начинает глючить то когда нагревается плис, то когда охлаждается. поменяли еще на одной, другие глюки похожего типа.

(для внутрисхемной отладки использую Identify) тогда я взял и собрал проект без Identify, и вдруг он заработал на одной из двух плат.

может ли быть такое, что у кристалла вышли из строя некоторые блоки, и если их не использовать, то плис работает как надо?

можно ли каким-либо образом проверить (может есть jtag какие то тесты для плис) которые проверят, какие блоки работают,какие нет? чтобы исключить хотя бы брак кристалла?

[Goose]

то что происходило до того как я начал заниматься проектом:
1) платы были разработаны для 195 кристаллов
2) отдел закупок купил китайские перемаркированные 130 кристаллы в том же корпусе
3) платы собрали в какой-то конторе
4) кристаллы так как в том же корпусе распознаются impact'ом и на такой плате я пробовал даже какой-то старый проект запускать ( я же не утверждаю что эта плата должна работать)
5) после этого были куплены уже нормальные 195 чипы, необходимо их припаять
6) завод перепаял на одой плате и оказалось что пол-плисы неприпаяно, решили паять сами (благо есть люди с большим опытом пайка BGA)

естественно я не пытался запустить проект собранный под другую плис=)

я пользуюсь внутрисхемным анализатором и осциллографом и прописываю констрейны.
но только частота всего 10 мгц,
"глюк", о котором я говорю отслеживаю внутрисхемным анализатором: оказывается что в какой-то момент времени (плата нагрелась или наоборот) Ip-ядро FIR-compiler (обычный ких фильтр) начинает работать не свойственно ему.
используется обычная ких реализация фильтра гаусса, так вот сигнал со входа (типичный) который в нормальном режиме сглаживается (как и должен) , становится похож на СИЛЬНО зашумленную синусоиду.

таким образом, получается что при каких-то внешних условиях (t) ip-ядро начинает работать некорректно. может ли это быть монтажная ошибка, если не очень хороший контакт на каком либо пине ( и изменяется с температурой)? или кристалл был перегрет во время пайки (для этого спрашиваю может ли быть такое и как это проверить)?

опять таки на платах спаянных не нами не было обнаружена какого рода ошибка ни разу

проект "отлажен", это значить на рабочих тестах не было обнаружено ни одной ошибки в работе ни при какой смене температур на существенно большом интервале времени.

я только не понял зачем пытаться пристыдить человека) я ж спрашиваю конкретно, есть ли такие средства)

[Torpeda]

естественно я не пытался запустить проект собранный под другую плис=)
я пользуюсь внутрисхемным анализатором и осциллографом и прописываю констрейны.
но только частота всего 10 мгц,

"глюк", о котором я говорю отслеживаю внутрисхемным анализатором: оказывается что в какой-то момент времени (плата нагрелась или наоборот) Ip-ядро FIR-compiler (обычный ких фильтр) начинает работать не свойственно ему.

проект "отлажен", это значить на рабочих тестах не было обнаружено ни одной ошибки в работе ни при какой смене температур на существенно большом интервале времени.

ОК
исходные данные поняты так:
1) Проект перекомпилен с правильными STA констрейнами без виолейшинов для впаянной FPGA в BGA корпусе. Так?
(Кста. понижение частоты хоть до 1Гц не спасает от тайминг виолейшинов если они есть.)
2) внутрисхемный эмулятор видит что на температуре цифра начинает функционировать по доругому. Так?

Воможные причины:
3) Учитывая сложную логистику пайки BGA подозреваю что отваливается часть пинов питания, а значит цифра работать коррестно не может.
Рентгеном качество пайки проверяли? Ну или boundary scan тестом может контакт проверили (Хотя по питанию не выйдет) ?
4) Проверить 100% внутреннюю структуру ПЛИС может только производитель...
Но...
Можно косвенно, пытаясь прошить какой-то проект что занимает 100% площади и его работоспособность оценить внешним тестером... при этом тест кавередж - неизвестен.
Можно в конкретно вашу цифровую схему встроить тестовые структуры как в ASIC, сгенерить ATPG (если умеете) и прогонять их при производстве....При этом вы получите хоть какуюто гарантию соответствия кристала нетлисту...

Вопрос:
5) Повторюсь, проект в симуляции тоже отлажен? Особенно с реальными задержками?