Нужен совет., Шина 66 мгц и последовательное согласование. Опции

[_Vladimir_]

Есть шина данных однонаправленная, 100 бит + клок, 66 мгц.
Источник CMOS чип PGA 2.54 mm, приемник FPGA .
Трассы порядка 10 см, в двух слоях (наружных) на 4-слойке.
Через коннектор, под прямым углом, на половине трас максимально один переход, половина в одном слое.
Обязательно ли ставить последовательное согласование (на источнике) на все линии данных?
Или будет достаточно только на клоке + немного задержать его на FPGA, (длины трасс не будут выравниваться, разница до 1 см)?
Дополнительно разделение трасс по группам с чредование земляными линиями через четыре-пять бит.
Может еще какие меры кто посоветует?
До симуляции PCB пока не дошел, не уверен что будет корректна, т. к. модели на чип источник нет.

[Vjacheslav]

@ vm1 - Если это согласование волнового импеданса, то они должны стоять на
конце линии на землю, если нет то нет согласования,
по другому не бывает.@

Это уже "очень сильное" утверждение!! Позвольте напомнить Вам прописные истины:
Для неискаженной передачи сигналов возможны 3 (ТРИ) варианта согласования:
1. согласование на входе и выходе линии - большинство не сильно образованных людей
(ленившихся читать учебники) свято верят что по другому и нельзя.
2. Согласование только на выходе линии.
3. Согласование только на входе линии.

Особенности:
1 Вариант: если требуется оптимальная (максимальная) передача МОЩНОСТИ - применяется только
этот вариант. Недостатки: напряжение на выходе линии половинное, хотя мощность в нагрузке
при этом максимальна.
2 Вариант: не обеспечивая оптимального режима передачи мощности применим в большинстве
случаев для передачи неискаженного сигнала напряжения. Недостатки: большой ток на выходе
драйвера линии.
3 Вариант: не обеспечивая оптимального режима передачи мощности применим для передачи
неискаженного сигнала напряжения, при условии, что нагрузка линии ОДИН высокоомный вход или
несколько, но рядом. При этом первоначально в линии распространяется сигнал половинного
напряжения, а на выходе линии, за счет 100% отражения с инвертированием восстанавливается
полная амплитуда напряжения. Отраженный сигнал поглощается за счет согласования на входе
линии. При этом драйвер линии выдает ток в 2 раза меньше чем в случае 2.
При передаче цифровых сигналов никогда не применяется 1 Вариант, а только 2 и 3. При этом если сигнал разветвляется (несколько входов разнесенных в пространстве) применяется согласование на выходе линии (вариант 2.). Разнесение в пространстве (задержка по времени) всегда сравнивается с фронтом сигнала, который можно слегка завалив, этот критерий ослабить и воспользоваться вариантом 3 (согласование на входе в линии - последовательное согласование), если разнесение не очень значительно. И в случае одного входа (нагрузка линии), как правило применяется
последовательное согласование - вариант 3.
При этом прошу учесть, что согласование никогда не бывает идеальным, но отражения нас должны волновать если они существенно начинают влиять на помехоустойчивость. Я не стал останавливаться на степени согласования в разных вариантах. И самое главное: согласование, само по се6е, не является главным (в случае передачи цифровых сигналов) - нам важно получить на выходе линии
!!!сигнал удовлетворящий требованиям на входные сигналы для определенной логики!!! - уровни, помеха ....

[vm1]

Вы здесь все правильно говорите но какое отношение это имеет к двунапрвленной
шине данных SDRAM, да еще когда у Вас три источника?
Я исхожу здесь из множественного доступа на согласованную линию.
Типично на шине данных:
процессор,
флэш,
1-2 корпуса SDRAM
часто еще статическая память
и бывают интерфейсы.
В конце своей реплики Вы со мной и вовсе согласились.
А книжки я читаю..


P.S. Согласен что выступил наверно смело,
но я ясно написал что не называл бы это согласованием,
более правильно было бы называть, например,
демпферированием дребезга до некоторой степени.

[Motorhead]

[quote name='vm1' date='Jan 25 2006, 00:56' post='81059']
Вы здесь все правильно говорите но какое отношение это имеет к двунапрвленной
шине данных SDRAM, да еще когда у Вас три источника?
Я исхожу здесь из множественного доступа на согласованную линию.
Типично на шине данных:
процессор,
флэш,
1-2 корпуса SDRAM
часто еще статическая память
и бывают интерфейсы.
В конце своей реплики Вы со мной и вовсе согласились.
А книжки я читаю..

Вот именно этот вопрос интересует больше:
на шине данных процессора:
еще 1 процессор (FPGA),
флэш - 2 корпуса,
2 корпуса SDRAM
и все

Как это лучше расставить на плате (последовательно? звездочкой?), как терминировать
при условии, что никаких дополнительных устройств вроде буферов использовать нельзя