Подключение DDR2 к Virtex-6 Опции

[maxics]

DDR2 - Micron, Virtex-6 SX315 ff1556. Развел плату, перед тем как отдать в производство решил проверить все пины. Все линии с DDR2 завел на 13 и 14 банки. Создал проект, создал ядро MIG. Выбрал Fixed Pin Out и решил подключить пины на которые я завел эти линии. Не тут-то было! Signal Group: Data он мне дал завести на 13 и 14 банк, а вот Signal Group: Adress (24 пина) не даёт, предлагая для этого другие банки. Почему так? Можно-ли это обойти?
В дополнение к сигналам DDR, MIG просит подключить: SYS_RST, PHY_INIT_DONE, ERROR, SYS_CLK, и CLK_REF. С DDR2 эти сигналы не приходят. Откуда их брать?

Сообщение отредактировал maxics - Feb 15 2013, 16:03

[faa]

Посмотрите, как сделано на ML631. Там на одной ПЛИС аж 9 контроллеров DDR3 по 32 разряда есть.
На второй ПЛИС разнородные контроллеры DDR3, DDR2, QDR2 и т.п.
Пример можно скачать с сайта хилых.

а вообще практика показывает, что ИСЕ и МИГ надо запускать перед разводкой платы, а не после.

Солидарен. Причем готовность проекта для ПЛИС должна стремиться к 100% до разводки платы.
Потом можно только пытаться ножки местами переставлять, если вдруг они криво трассироваться будут.
И при перестановке ножек не забывать верификацию делать по времянкам и остальному.
Т.е. ножки изменили, дифпары крутанули с добавлением инверторов - прогоняем проект снова и смотрим, как его самочуствие .

Сообщение отредактировал faa - Feb 17 2013, 08:54