Принципы оптимизации по времени, ресурсам, пропускной способности Опции

[Goose]

Всем доброго времени суток,
недавно увидел в одной из вакансий такие требования, и хотелось бы четко понимать, что имеется в виду:
-понимание принципов оптимизации по времени, ресурсам, пропускной способности;
-опыт разработки высокоскоростных схем (от 100 MHz), timing constraints;

так вот, что это за принципы, и что нужно понимать? (надеюсь на развернутый ответ)

и я уже задавал какой-то подобный вопрос: но когда приходится применять какие-либо тайминг констрейны, кроме указания частоты клоков?
только в асинхронных дизайнах? и чем конкретно отличается разработка схем с тактовой от 100мгц от меньших? - тем что проект может не собраться из-за больших задержек в цепях? каждый раз видя такие формулировки, я чувствую что мне ничего не понятно, поясните пожалуйста.

[Goose]

Правильно ли я понимаю, что в стандартном примере за один такт проверяется 3 условия по очереди, а у Вас всего 2 и поэтому можно увеличить частоту? это что-то вроде слоев логики и нужно стараться уменьшить их количество?
Я правда сначала думал, что Вы имеете ввиду учитывание количества входов lut'a разных микросхем или что-то в этом духе

1. Полностью расписывается путь сигнала от точки A до точкти B (в пределах одного клокового домена ) - тут нужно смотреть какая задержка сигнала на логике LCELL (задержка на элементе логики - ее изменить нельзя) и IC (задержка на соединениях), обычно производители пишут, что 50% хороший с лучай, но в реальности грамотный дизайнер может уменьшить IC в разы.
3. Проблема часто именно в fan out. Есть, скажем, у Вас управляющий сигнал, о готовности устройства, и этот единственный сигнал готовности в чистом виде подается как сигнал разрешение работы на всю логику ПЛИС, временная гонка в данном случае обеспечена.

1. А где он расписывается? во временном анализаторе?
3. А избежать гонки можно каким образом? если пропустить его через триггер на входе?