реклама на сайте
подробности

 
 
> Выбор САПР для оценки Gate Equivalent
Terrarium
сообщение Mar 6 2013, 21:06
Сообщение #1





Группа: Свой
Сообщений: 10
Регистрация: 9-12-07
Из: Москва
Пользователь №: 33 124



У меня уже не первый год висит нерешенным вопрос следующего вида: необходимо сравнить вычислительную трудоемкость двух алгоритмов - ну, например, блочного шифрования, хеширования... И если для универсальных процессоров величина cycles per byte - цисло тактов процессора для обработки одного байта исходной информации фактически стала стандартом де-факто в кругу разработчиков подобных схем, то вот с FPGA и ASIC разброд и шатания.

Я прекрасно понимаю разработчиков Xilinx и Altera (да и остальных наверное), которые в определенный момент перестали вычислять Gate Equivalent для дизайна. Более того, собственные изыскания на эту тему показали громадный разброс GE в зависимости от того, как именно записать алгоритм в VHDL, расставить промежуточные триггера, использовать ли DSP и т.д. И до сего момента мне, в общем-то, вполне хватало сравнений именно реализаций схем в старой доброй ISE9, в которой GE еще считаются, при некоторых равных предположениях для алгоритмов - либо полностью параллельная схема, либо каждый такт только одну итерацию считаем, все константы реализуем логикой или храним в BRAM, и т.д.

Но вот возникла задачка: на конференции CHES 2010 Axel Poschmann, San Ling, and Huaxiong Wang взяли да засунули наш ГОСТ 28147-89 в 650GE с помощью Synopsys DesignCompiler для библиотеки UMC L180 0.18μm, а в 2011 году китайские негодяи предложили ряд атак на него, пользуясь регулярностью ключевой развертки (http://eprint.iacr.org/2011/558). Ну и возникает вопрос, а если эту самую ключевую развертку неким образом модифицировать, насколько "потяжелеет" реализация? Здесь уже синтез FPGA не годится...

Вы уж извините, что столь нудно и подробно, но просто проблемка специфическая - моей задачей не ставится разработка реального чипа, а получение "сферической лошади в вакууме", но сравнимой с уже посчитанной для ASIC. Вот и возник вопрос: а есть что-нибудь достаточно доступное (особенно с торрентов, ибо мне нужна только итоговая циферка, хоть транзисторов, хоть GE - начальство явно Synopsys не оплатит, а в торрентах, его, увы, очень мало, даже китайских), в чем бы это можно было посчитать?

Вроде простая задача, тем более что в эти 650GE не входят триггеры для хранения ключа (и понятно, почему rolleyes.gif ), а вот найти что-то доступное для не сильно продвинутого в ASIC не удалось даже в китайском гугле...
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
yes
сообщение Mar 13 2013, 12:06
Сообщение #2


Гуру
******

Группа: Свой
Сообщений: 2 198
Регистрация: 23-12-04
Пользователь №: 1 640



с синопсисом я помочь не могу, но еще одну странность отмечу:

650 это очень мало, чип из такого не делается

если у этого чипа будут какие-то ножки наружу - то одна ножка будет больше 650 гейтов по площади

а если это все-таки какой-то фрагмент, который 100000 раз повторяется в проекте, то возможно накладные расходы (доставка значений ключа и сообщения до этого блока) может быть гораздо больше чем логика в блоке

так же есть оптимизация по скорости, а не по площади - может быть на 650 гейт будет работать на 10МГц, а чтоб заработал на 100МГц понадобится 2000 гейт
также для скорости могут вставлятся дублирующие триггеры и логика

также между ячейками оставляются пространства для проводов и т.д.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 11th August 2025 - 23:47
Рейтинг@Mail.ru


Страница сгенерированна за 0.01423 секунд с 7
ELECTRONIX ©2004-2016