QSYS, память DDR и два мастера Опции

[Styv]

Привет Всем!

Собираю систему в qsys, состоящую из контроллера памяти DDR и двух моих модулей, которые являются мастерами Аvalon-ММ, которые должны независимо друг от друга обращаться к ДДР.

Если по отдельности каждый модуль работает с ДДР нормально, то при сподключении к ДДР двух модуляй, оба или перестают работать или работают с ошибками.

Как подключать к одному слейву несколько мастеров?

[torik]

сделайте нормальный тестбенч с BFM, тогда и вылезут все баги, из-за которых multi-master автоматом не получается.

Это надо пробовать. А где есть примеры?

Вернемся к mutex:
- допустим, есть три мастера (один пишет видео и два читают)
- у mutex только один слейв, все три мастера на него подключать? У mutex даже нет сигнала waitrequest, что получится когда одновременно два или три мастера инициируют запись в него (или чтение)
- нужно в каждом мастере делать автомат состояния, который при необходимости совершить транзакцию будет постоянно пытаться писать/читать mutex? Тогда представим что хотя бы два мастера пытаются это делать одновременно, где гарантия что не будет ситуации когда только один мастер (самый большой поток) будет все время захватывать mutex, не давая остальным шину?

[Kuzmi4]

..А где есть примеры?

AlteraWiki: Simulating Designs with Lower-Level Qsys Systems
AN351: Simulating Nios II Embedded Processor Designs