Умножители частоты Опции

[AFK]

Уважаемые коллеги,
часто в темах синтеза возникает задача качественного умножения частоты опорного генератора, скажем получение от 100 МГц кварцевого генератора сигнала 1 ГГц, далее например 10 ГГц с минимальным ухудшением фазового шума сверх 20lgN, малыми потерями, хорошей повторяемостью и низкой стоимостью .
Какие существуют практические варианты реализации умножителей частоты и какие могут быть критичные моменты, «подводные камни»?

В качестве частного случая, допустим в некой системе используется фазовый детектор hmc439, работающий на частоте сравнения 1 ГГц, а также имеется кварцевый генератор 100 МГц (пусть будет http://www.magicxtal.com/specs/MXOHS.PDF ) ,которым следует застабилизировать схему. Будет ли хорошо (останется ли выигрыш при использовании высокой частоты сравнения), если использовать для получения 1 ГГц связку умножителей, например, х5 http://217.34.103.131/pdfs/RMK-5-751+.pdf и x2 http://217.34.103.131/pdfs/AMK-2-13+.pdf с усилением на малошумящих кремниевых биполярных транзисторах? Или лучше будет применить какую-нибудь схему из Wenzel'я, например http://www.wenzel.com/pdffiles1/pdfs/RFDesign2.pdf , либо генераторы гармоник:
SRD, усилители в насыщении или какой-нибудь рукодельный NLTL типа https://docs.google.com/a/google.com/viewer...s/US7612629.pdf или еще как?

так к теме статейка:
http://www.qsl.net/va3iul/Frequency_Multip...Multipliers.pdf

Сообщение отредактировал AFK - Mar 11 2013, 16:23

[AFK]

Вот как-раз на ФАПЧе (ADF'ка) и есть существующее решение. Ф. шумы примерно -105dBc/Hz на отстройке 10кГц. А установленный опорник (50МГц) в пересчёте на 2250МГц "тянет" -130. Вот и подумал, что для реализации возможностей опоры м.б. проще сделать прямое умножение.

[SmarTrunk]

По идее, при широкой полосе ФАПЧ и высокой частоте сравнения, шумы полученного сигнала определяются в основном опорой? Или делители в ADFке что-то вносят? Может, есть лучше микросхемы PLL?

[AFK]

В железе стоит ADF4106:( FOM=-223, P1f=-122@10kHz, Fpfd_max=104MHz), частота сравнения 50 МГц.
PN_floor = -223+20*lg(2250/50)+10lg(50*10^6)=-113dBc/Hz
для Fpfd=100МГц соответственно будет -116
фликер=-122+10*lg[10кГц/(f=10кГц)]+20*lg(2.25ГГц/1ГГц)=-115dBc/Hz
Т.е. по идее есть что выжать с существующих -105 в имеющемся исполнении. Но возникает желание спуститься по шумам еще ниже, раз опора позволяет.

Менять микросхему со всеми вытекающими манипуляциями выглядит более сложным, чем пришлепать платку (хотя тоже не айс).
А так-то если использовать например hmc440 (FOM=-233, Fpfd=450МГц, N=5) получается совсем неплохо: -130 тянет. Но опять же - надо умножить опору до 450.

Сообщение отредактировал AFK - Mar 19 2013, 10:14

[VCO]

В железе стоит ADF4106:( FOM=-223, P1f=-122@10kHz, Fpfd_max=104MHz), частота сравнения 50 МГц.
PN_floor = -223+20*lg(2250/50)+10lg(50*10^6)=-113dBc/Hz
для Fpfd=100МГц соответственно будет -116
фликер=-122+10*lg[10кГц/(f=10кГц)]+20*lg(2.25ГГц/1ГГц)=-115dBc/Hz
Т.е. по идее есть что выжать с существующих -105 в имеющемся исполнении.

По этой формуле можно оценить только уровень шума микросхемы ФАПЧ. Как я и предполагал, он достаточно низок (у меня язык не повернётся уровень -116 назвать высоким). С HMC704 будет ещё ниже на 10 дБ - -126. Т.е. сама микросхема ФАПЧ не будет ограничивать снижение шума.
Но оценить фазовые шумы во всём спектре ФАПЧ можно только математическим моделированием или симулированием. Вам ADIsimPLL на тех же 10 кГц сколько насчитала?