Плавает задержка то ли клоков то ли данных, Прием данных от АЦП Опции

[alexadmin]

Имеется FPGA (Arria 2), которая принимает данные от АЦП (по lvds) на относительно небольших частотах 150-200МГц DDR (то есть клок 200, данные 400). Клок приходит от того же АЦП с некоторым фазовым сдвигом относительно данных.
Изначально пытался принимать данные этим же клоком варьируя задержку по данным во входных пинах. Качественно не вышло - списал все на собственную тупость и недостаточное знакомство с таймквестом.
Теперь добавил по входу клока PLL, кручу фазу тактового сигнала, им и сэмплирую входные данные. Все хорошо, нашел допустимое окно по сдвигу фазы клока, при котором сигналы не ломаются, выбрал среднее значение, сижу радуюсь. Запускаю тот же проект на другой плате - не работает, оптимальная фаза сильно уехала, так что окна вообще не перекрываются.
У меня есть несколько вариантов кто виноват:
1) изменение задержек между клоком и данными по выходу АЦП - вполне может быть, но макимально возможное изменение прописанное в даташите на АЦП в потора раза меньше, чем получилось у меня. Попробую проверить осциллом.
2) Ошибки при фазовой подстройке PLL - в даташите было что-то про 50 пс. Несущественно.
Что еще?
Считаем, что внешние условия одинаковые, 300 по Кельвину, ветер умеренный, погода на Марсе стабильна.

И главный вопрос - что делать?
У меня идей пока только две и обе мне не нравятся своей бесперспективностью для общего случая:
1) откалибровать каждую плату под свои задержки.
2) реализовать динамическую подстройку

[crono]

2) реализовать динамическую подстройку

Чем не нравится этот вариант? Мы применяли данный вариант, работает вполне себе хорошо. Даже отслеживает изменения температуры при нагреве платы.

Сообщение отредактировал crono - Mar 20 2013, 15:34

[alexadmin]

Чем не нравится этот вариант? Мы применяли данный вариант, работает вполне себе хорошо. Даже отслеживает изменения температуры при нагреве платы.

Не то, чтобы не нравится, но это во-первых много лишней возни, а во вторых, как справедливо отметил Bad0512 ниже, для таких скоростей, как мне казалось, и так должно быть решение без динамической подстройки. Ну и подспудно меня мучает, что для данного конкретного АЦП я могу калиброваться по встроенным паттернам, а вот что мне делать, если для какого-то другого АЦП (или просто высокоскоростного входного интерфейса) паттернов не окажется? В общем доберусь до осцилла, померяю реально возникающие задержки, буду думать. Похоже действительно придется калиброваться динамически...

Ваш PLL запускается в то время, когда от АЦП идёт устойчивый клок? Если нет, то он может подхватить неонятно что и непонятно в какой фазе.

Хороший вопрос. С уверенностью в 99% думаю что да. Сам АЦП клока фактически не трогает, просто пропускает через себя. Системный синтезатор порождающий для него клок проверяется на lock. Плюс саму PLL фпга я сбрасывал (и тоже ждал lock) перед подстройкой фазы. Но в эту сторону я тоже подумаю, спасибо.