Контроллер памяти DDR II SRAM virtex 6 Опции

[bognev]

Мне нужно организовать работу c памятью DDR II SRAM на плис virtex 6, но в MIG'е для virtex 6 присутствуют только корки для работы с DDR2SDRAM, DDR3SDRAM, QDRII+ SRAM и RLDRAMII.

Есть несколько вариантов решения моего вопроса.
1) http://forums.xilinx.com/t5/MIG-Memory-Int...x-6/td-p/118278
По ссылке предлагают переделать QDRII+ SRAM интерефейс в интерфейс для работы с DDR II SRAM.
2) Сгенерировать интерефейс MIG'ом для virtex 5 и использовать его в virtex 6, серьезно ли придется править при этом исходники и будет ли вообще работать?
3) написать свой контроллер
4) найти готовый, но пока мне не удалось

Вопрос в том, как лучше поступить? Что можете посоветовать?

Было бы не плохо, если бы кто нибудь поделился ссылками на подробную документацию на QDRII+ SRAM и DDR II SRAM?

Заранее благодарю за помощь!

Сообщение отредактировал bognev - Mar 29 2013, 05:45

[bognev]

Память у меня вот такая GSITechnology GS8662R36GE. 72Mb SigmaDDR-II Burst of 4 SRAM.
На сайте производителя http://www.gsitechnology.com я смог найти только модель своей памяти на VHDL(уже не плохо).
То что контроллер есть в составе Xilinx ISE мне известно, вопрос как раз в том, что для 6 го vitrexa присутствуют только корки для работы с DDR2SDRAM, DDR3SDRAM, QDRII+ SRAM и RLDRAMII, а с DDR II SRAM нет. И мне не понятно будет ли корку сгенерированная для 5го virtex работать с 6 ым?

Был бы очень благодарен если бы вы поделились со мной, если есть что то готовое)

[SFx]

И мне не понятно будет ли корку сгенерированная для 5го virtex работать с 6 ым?

маловероятно. на 90% нет.
что мешает взять и отсинтезировать для v5?

скорее всего используется target based macro примитивы, их конечно можно попытаться на что то поменять, но это ооочень большая проблема.


и verilog модель есть кстати.

вам только один путь, пробовать все соединить и если оно заработает то вам повезло... хотя я бы наверное бы сразу, раз есть модель, контроллер свой начал бы писать. я работал лишь с DDR SDRAM. и DDR3 SDRAM. про работу c SRAM не могу сказать ничего. нужно составлять тестбенч, глядеть что на входе что на выходе, модель подцеплять. временные диаграммы изучать...
но на вскидку мне кажется что раз это SRAM - то там должно быть относительно просто.

[bognev]

что мешает взять и отсинтезировать для v5?

Я не совсем понимаю, что значит эта фраза? Отсинтезировать для v5 и потом размещать в v6?

Спасибо за пояснения, пришел к выводу, что действительно проще свой написать)

[demon_rt]

Я не совсем понимаю, что значит эта фраза? Отсинтезировать для v5 и потом размещать в v6?

Спасибо за пояснения, пришел к выводу, что действительно проще свой написать)

Свой написать не проще, особенно модуль инициализации и калибровки!
И писать еге не надо, ничего нового в Vrtex 6 относительно Virtex 5 и контроллера SRAM нет, просто xilinx отказался от данного контроллера в 6 серии. Берем VHD файлы с MIG Virtex 5 и используем в 6. Весь контроллер написан на логике (в отличии от PCIE) и следовательно подойдет - проверено! Единственное замечание - выводы dq и cq должны быть корректно разведены в железе (в одном банке) для использования BUFIO для cq, если же нет то придется мудрить с BUFR или вообще тактировать ISERDES глобальными тактами с использованием автоподстройки фазы.