Как провести GCK транзитом через кристалл?, Virtex, Virtex-E, глобальные клочья. Опции

[Штабскапитан Ове...]

Есть плата с несколькими FPGA и CPLD Xilinx. Поставлена задача - сделать такие прошивки для всех чипов, чтобы плату можно было "прозвонить" с разъёма на наличие всех связей и отсутствие замыканий. Задача по большей части уже выполнена, остались "непрозвоненными" только глобалы - клоки, ресеты и пр. на FPGA. Пишу на VHDL (знаком с ним, к сожалению, очень поверхностно). Xilinx ISE позволяет назначать ноги GCK# только на клочья триггеров. Можно, конечно, и так вывернуться, но было бы гораздо удобнее при "прозвонке" наблюдать прохождение сигналов, так сказать, "в реальном времени", без привязки к клочьям - подал на вход, тут же увидел на выходе. Дополнительный генератор клочьев для "прозвонки" городить не кошерно. Подскажите, как выкрутиться из ситуации. Может быть, есть внутри вёртексов некие специальные буфера, на которые можно подключать глобальные пины, чтобы потом вывести транзитом на простые IO-пины? Как до них докопаться, и как они описываются в VHDL?

Сообщение отредактировал Штабскапитан Овечкин - Apr 12 2013, 12:52

[Maverick]

Есть плата с несколькими FPGA и CPLD Xilinx. Поставлена задача - сделать такие прошивки для всех чипов, чтобы плату можно было "прозвонить" с разъёма на наличие всех связей и отсутствие замыканий. Задача по большей части уже выполнена, остались "непрозвоненными" только глобалы - клоки, ресеты и пр. на FPGA. Пишу на VHDL (знаком с ним, к сожалению, очень поверхностно). Xilinx ISE позволяет назначать ноги GCK# только на клочья триггеров. Можно, конечно, и так вывернуться, но было бы гораздо удобнее при "прозвонке" наблюдать прохождение сигналов, так сказать, "в реальном времени", без привязки к клочьям - подал на вход, тут же увидел на выходе. Дополнительный генератор клочьев для "прозвонки" городить не кошерно. Подскажите, как выкрутиться из ситуации. Может быть, есть внутри вёртексов некие специальные буфера, на которые можно подключать глобальные пины, чтобы потом вывести транзитом на простые IO-пины? Как до них докопаться, и как они описываются в VHDL?

можно сделать с помощью PLL

[Shamil]

можно сделать с помощью PLL

Проще поставить на глобальный клок 2 тригера.
Один должен работать по переднему фронту, другой по заднему.
На D вход первого тригера подать инверсный сигнал с его же выхода (т.е. сделать делитель на 2).
На D вход второго тригера подать сигнал с выхода первого тригера.
Ну и выходы обоих тригеров объединить по "искл. ИЛИ" и выдать наружу,
где получим копию входного клока.

[Maverick]

Проще поставить на глобальный клок 2 тригера.
Один должен работать по переднему фронту, другой по заднему.
На D вход первого тригера подать инверсный сигнал с его же выхода (т.е. сделать делитель на 2).
На D вход второго тригера подать сигнал с выхода первого тригера.
Ну и выходы обоих тригеров объединить по "искл. ИЛИ" и выдать наружу,
где получим копию входного клока.

а задержки?

[Shamil]

а задержки?

А какое они имеют значение, в данной задаче ?
Ведь речь шла о проверке целостности цепей на плате...