ADS5400 + FPGA., Некорректный приём данных с АЦП. Опции

[InsaneLogic]

Здравствуйте, вуажаемые форумчане!

У нас есть плата с ADS5400 на борту. Она соединяется с микромодулем, несущим ПЛИС
через высокоскоростные разъёмы расширения. Проблема в том, что при считывании данных
с АЦП видны сильные выбросы при пересечении нуля синусом. Причём, сбой возникает в
одном бите и только в момент пересечения нуля.
Картина вот такая:

Чем это может быть вызвано?

С уважением, Михаил.

[khach]

Включите генератор тестового паттерна (регистр 6 биты 6,7 Data Output Mode 11 toggling test pattern) и крутите фазу клока (регистр 3 Fine Clock Phase Adjustment) определите границы устойчивого приема каждого бита. Т е. подстройкой фазы добейтесь перехода 0 в 1 и 1 в 0 на каждой отдельной линии данных и найдите среднее значение. Понадобится написать свой софт с гистограммой. Потом выберете оптимальное значение для всех линий. Или прийдется вносить задержки в дизайн ПЛИС, если фронты по разным линиям данных налазять друг на друга из-за ошибок в разводке платы.
Да, оптимальная фаза плывет с температурой кристалла- поэтому неплохо бы составить табличку оптимальный фазы в зависимости от температуры кристалла (регистр 8). И предусмотреть процедуру самокалибровки в фирмвари прибора- ХЗ, как фаза будет менятся при старении кристалла.

[dm.pogrebnoy]

Включите генератор тестового паттерна (регистр 6 биты 6,7 Data Output Mode 11 toggling test pattern) и крутите фазу клока (регистр 3 Fine Clock Phase Adjustment) определите границы устойчивого приема каждого бита. Т е. подстройкой фазы добейтесь перехода 0 в 1 и 1 в 0 на каждой отдельной линии данных и найдите среднее значение. Понадобится написать свой софт с гистограммой. Потом выберете оптимальное значение для всех линий. Или прийдется вносить задержки в дизайн ПЛИС, если фронты по разным линиям данных налазять друг на друга из-за ошибок в разводке платы.
Да, оптимальная фаза плывет с температурой кристалла- поэтому неплохо бы составить табличку оптимальный фазы в зависимости от температуры кристалла (регистр 8). И предусмотреть процедуру самокалибровки в фирмвари прибора- ХЗ, как фаза будет менятся при старении кристалла.

Фаза клока в этом АЦП меняется для УВХ, а не для цифровых данных на выходе. Это нужно для включения нескольких АЦП в параллель, так что не надо ничего крутить - не поможет. А вот паттерны погонять, частоту снизить до 1000 МГц стоит.

[khach]

Фаза клока в этом АЦП меняется для УВХ, а не для цифровых данных на выходе. Это нужно для включения нескольких АЦП в параллель, так что не надо ничего крутить - не поможет. А вот паттерны погонять, частоту снизить до 1000 МГц стоит.

Сорри, недочитал даташит. Жалко, что такой полезный блок и для цифровой части не реализован. Мы в процессе отладки крутили задержку по фазе средствами клок-дистрибьютора.