ISERDES, Virtex-6, проблема с тактами Опции

[dm.pogrebnoy]

Всем привет. Возник вопрос, откуда брать CLKB для SerDes в Virtex-6. Он должен быть инвертирован относительно CLK, а CLK я подаю с BUFIO. В даташите пишут:

High-Speed Clock Input - CLKB
The high-speed secondary clock input (CLKB) isused to clock in the input serial data
stream. In any mode other than MEMORY_QDR, connect CLKB to an inverted version of
CLK. In MEMORY_QDR mode CLKB should be connected to a unique, phase shifted
clock. See ISERDESE1 Clocking Methods.

SerDes настраиваю в режиме DATA_RATE = DDR, INTERFACE_TYPE = NETWORKING.

Есть подозрение, что в DDR режиме нужно тактироваться от MMCM, так ли на самом деле?

[krux]

приходилось делать похожую схему. CLK делился на BUFR на 4, и подавался на CLK ISERDES'ов, перед ISERDES'ами стояли IDELAY для кручения фазы на 180. Потом моментально приходилось уходить на другой клок, потому как дальше одного тактового региона этот кусок работать не мог.

[dm.pogrebnoy]

приходилось делать похожую схему. CLK делился на BUFR на 4, и подавался на CLK ISERDES'ов, перед ISERDES'ами стояли IDELAY для кручения фазы на 180. Потом моментально приходилось уходить на другой клок, потому как дальше одного тактового региона этот кусок работать не мог.

Как-то коряво, а если я захочу поменять тактовую частоту, мне придется IDELAY пересчитывать...