Буферы ввода-вывода Altera, имеют детектор конфликта? Опции

[DmitryR]

Есть работающий дизайн, использующий двунаправленные выводы. Анализировал его на предмет применить в другом проекте и обнаружил, что у меня неправильно сделано управление OE, то есть буферы всегда стоят в разрешении выдачи. Протёр глаза, поставил Signaltap на Postfit - убедился: да, всегда стоят на выдачу. Однако дизайн работает.

У коллеги была версия, что просто выходное сопротивление подключенной снаружи микросхемы намного ниже выходного сопротивления FPGA (у которой ограничение тока 8mА). Но я померял напряжения на линии в момент статического состояния шины - они совпадают с питающими до четвёртого знака.

Вопрос: как такое может быть?