Xilinx GTP Transciever IP Core, как его использовать? Опции

[count_enable]

Только начал работать по-серьезному с плис, первый раз работаю с IP Core generator. Хочу сделать симметричный приемопередатчик на Spartan 6, чтобы передавать данные между двумя FPGA.
Сгенерированный проект выглядит так:


В даташите сказано что генерируется к этому еще и тестбенч. Где же он? В топ-модуле есть дженерики EXAMPLE_USE_CHIPSCOPE и EXAMPLE_SIMULATION, но даже установленные в 1 в ISIMе не дают никакого эффекта. Что я должен увидеть?
Как я понял, s6_gtpwizard_v1_11 и есть главный враппер корки, с сигналами к которым я должен подключать свой дизайн.

Простите за нубские вопросы, но больше спросить некого. Есть куча материала по VHDL/Verilog, но по использованию софта и готовых IP-cores ничего другого кроме Xilinxовых пдфок нету. А они не очень понятны, увы.

[count_enable]

Всем привет, это снова я.
Разобрался с симуляцией (неправильные Commas вставлял), не могу загнать в железо. На плате каждый из трансиверов (xc6SLX150T FG484) подключен к sata-коннектору, плата заведомо рабочая т.к. старый код, использующий трансиверы работает.
Соединил 2 трансивера sata-кабелем. Теоретически свободный канал должен гонять запятые. ФАПЧ лочится, проверил выводя PLLLOCK на светодиод.
Ничего не принимаю (и не знаю передаю ли). Как можно проверить сам выход трансивера? Рабочая частота 2.5 Гбпс, под рукой только осциллоскоп на 300 МГц и лог.анализатор на 500.

Немного смущает, что хотя последовательные данные выведены на TXN_OUT и TXP_OUT, в .ucf, сгенерированным IP coregenom нет констрейнов для них.

Что я делаяю не так?

[akorud]

Немного смущает, что хотя последовательные данные выведены на TXN_OUT и TXP_OUT, в .ucf, сгенерированным IP coregenom нет констрейнов для них.

В ucf должен быть LOC на сам трансивер, а пины к нему жестко привязаны и изменить нельзя. Можно запустить PlanAhead и посмотреть какой трансивер в итоге используется.