Временной анализ корки DDR3 Опции

[ovs_pavel]

Вечер добрый. Коллеги, не подскажите как выполнить временной анализ DDR3 корки для ПЛИС XC7K325T-2FFG900C.
Расскажу что делаю по этапам.

1. Сгенерил корку DDR3, в качестве пользовательского интерфейса взял User Interface (UI). Корку включил в тестовый проект (необходимо разобраться с пользовательскими сигналами, ну и заодно посмотреть, как работает память).
2. Подключил сгенерированный коркой .ucf-файл к проекту. Все скомпилил, вроде ошибок нет.
3. Сделал test bench, в котором сформировал сигнал сброса и дифференциальный тактовый сигнал 200 МГц.
4. Ну и все это запустил на временной анализ, но... тишина, калибровка памяти не начинается.

Пробовал (из UG586) запустить временной анализ корки из папки "example_design". Там все красиво получается, сразу после сброса начинается калибровка памяти и т.д. Но во первых они выполняют поведенческий анализ корки (behavirial), ну и во вторых не все у них там прозрачно.

Я не могу понять почему у меня не запускается процесс калибровки памяти, ведь достаточно наличия двух сигналов - тактовой и сброса.

[ovs_pavel]

А как Вы думаете, может ли причина быть в следующем:

У памяти, после того как прошел сигнал сброса, необходимо выждать интервал времени для стабилизации питания (и для DDR3 я смотрю это 500 мксек). Возможно просто идет выжидание этого интервала, т.е. есть какой то счетчик в контроллере DDR3, который отмеряет этот интервал. По крайней мере в своих собственных контроллерах DDR, я этот счетчик ставлю.

А чем моделируете и из под чего? Возможно, модель памяти подключена с ошибками.

А можно поподробнее насчет модели памяти. Нашел такую вот переписку (на англ. сайте):

Quest: I create a DDR3 controller for Virtex 7 through MIG. I want to do simulation in Modelsim. I just have a genral question is:
when we simulation DDR3 controller core in Modelsim, do we need a behavior model in testbench to simulate the DDR3 phy? Or we can don't care about the connections of DDR3 controller to DDR3 phy, simulate the DDR3 controller alone?

Repl: Yes you need a DDR3 model which can be obtained from you memory vendor's website. Or if you are using Micron, MIG can generate it for you with signing the license agreement.

Т.е. получается без подключения верилоговской модели памяти ничего не запуститься? Я на времянке смотрю как раз пины, которые должны подключаться к памяти. На них же хоть какое то "шевеление" должно быть?

А чем моделируете и из под чего? Возможно, модель памяти подключена с ошибками.

А можно поподробнее насчет модели памяти. Нашел такую вот переписку (на англ. сайте):

Quest: I create a DDR3 controller for Virtex 7 through MIG. I want to do simulation in Modelsim. I just have a genral question is:
when we simulation DDR3 controller core in Modelsim, do we need a behavior model in testbench to simulate the DDR3 phy? Or we can don't care about the connections of DDR3 controller to DDR3 phy, simulate the DDR3 controller alone?

Repl: Yes you need a DDR3 model which can be obtained from you memory vendor's website. Or if you are using Micron, MIG can generate it for you with signing the license agreement.

Т.е. получается без подключения верилоговской модели памяти ничего не запуститься? Я на времянке смотрю как раз пины, которые должны подключаться к памяти. На них же хоть какое то "шевеление" должно быть?