Временной анализ корки DDR3 Опции

[ovs_pavel]

Вечер добрый. Коллеги, не подскажите как выполнить временной анализ DDR3 корки для ПЛИС XC7K325T-2FFG900C.
Расскажу что делаю по этапам.

1. Сгенерил корку DDR3, в качестве пользовательского интерфейса взял User Interface (UI). Корку включил в тестовый проект (необходимо разобраться с пользовательскими сигналами, ну и заодно посмотреть, как работает память).
2. Подключил сгенерированный коркой .ucf-файл к проекту. Все скомпилил, вроде ошибок нет.
3. Сделал test bench, в котором сформировал сигнал сброса и дифференциальный тактовый сигнал 200 МГц.
4. Ну и все это запустил на временной анализ, но... тишина, калибровка памяти не начинается.

Пробовал (из UG586) запустить временной анализ корки из папки "example_design". Там все красиво получается, сразу после сброса начинается калибровка памяти и т.д. Но во первых они выполняют поведенческий анализ корки (behavirial), ну и во вторых не все у них там прозрачно.

Я не могу понять почему у меня не запускается процесс калибровки памяти, ведь достаточно наличия двух сигналов - тактовой и сброса.

[ovs_pavel]

Коллеги, а как в testbench добавлять более одного верилоговского файла? Я сделал тестовый файл по аналогии с "sim_tb_top.v" (из папки example design/sim), т.е. добавил в testbench модель DDR памяти (ddr3_model.v) и модули для организации двунаправленных буферов (WireDelay.v). После попытки запуска на временной анализ, выдает такие ошибки:

ERROR:HDLCompiler:86 - "ddr3_model.v" Line 84: nested module not allowed in this dialect. Use system verilog mode
ERROR:HDLCompiler:86 - "WireDelay.v" Line 91: nested module not allowed in this dialect. Use system verilog mode

Т.е. ISIM не подхватил эти файлы.