реклама на сайте
подробности

 
 
> можно ли обойти ошибку при синтезе в ISE
serg_k1
сообщение Jul 25 2013, 11:22
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 115
Регистрация: 21-03-07
Пользователь №: 26 368



в проекте нужно чтобы сигнал взводился в одном always, а сбрасывался в другом. в симуляторе это проходит. а при синтезе в ISE - нет. возникает ошибка "...connected to following multiple drivers:". можно ли это как-то это обойти? настройками ,желательно для конкретного сигнала. типа в UCF файле- PIN "ххх" CLOCK_DEDICATED_ROUTE = FALSE;. а то приходится вводить промежуточные сигналы.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
SemperAnte
сообщение Jul 26 2013, 06:24
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 89
Регистрация: 24-10-10
Из: Санкт-Петербург
Пользователь №: 60 386



Разрабатывал когда-то небольшой проект под CPLD Xilinx, нюанс был в том, что на вход поступала частота 8 МГц, а на выходе нужно было сформировать управляющие сигналы с точностью 1/16 МГц. Пришлось использовать следующий топорный рабоче-крестьянский метод: часть внутренних сигналов формировал по переднему фронту, часть - по заднему, и уже на выходе объединял эти внутренние сигналы через связующую логику.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 00:05
Рейтинг@Mail.ru


Страница сгенерированна за 0.0136 секунд с 7
ELECTRONIX ©2004-2016