Разрабатывал когда-то небольшой проект под CPLD Xilinx, нюанс был в том, что на вход поступала частота 8 МГц, а на выходе нужно было сформировать управляющие сигналы с точностью 1/16 МГц. Пришлось использовать следующий топорный рабоче-крестьянский метод: часть внутренних сигналов формировал по переднему фронту, часть - по заднему, и уже на выходе объединял эти внутренние сигналы через связующую логику.
|