можно ли обойти ошибку при синтезе в ISE Опции

[serg_k1]

в проекте нужно чтобы сигнал взводился в одном always, а сбрасывался в другом. в симуляторе это проходит. а при синтезе в ISE - нет. возникает ошибка "...connected to following multiple drivers:". можно ли это как-то это обойти? настройками ,желательно для конкретного сигнала. типа в UCF файле- PIN "ххх" CLOCK_DEDICATED_ROUTE = FALSE;. а то приходится вводить промежуточные сигналы.

[SemperAnte]

Разрабатывал когда-то небольшой проект под CPLD Xilinx, нюанс был в том, что на вход поступала частота 8 МГц, а на выходе нужно было сформировать управляющие сигналы с точностью 1/16 МГц. Пришлось использовать следующий топорный рабоче-крестьянский метод: часть внутренних сигналов формировал по переднему фронту, часть - по заднему, и уже на выходе объединял эти внутренние сигналы через связующую логику.