Описание временных ограничений между двумя ПЛИС, Проблема понимания Tsu/Th Опции

[DENth]

Добрый день!

Имеется проект, в котором есть необходимость в передаче сигналов переноса сумматора из одной ПЛИС в другую. То есть в обеих микросхемах реализованы сумматоры, которые работают одновременно и обмениваются сигналами переноса. Обе ПЛИС находятся на одной печатной плате и тактируются с одного генератора.

Вопрос - как описать временные ограничения? Изучение статей КиТ Synopsys Design Constraint отчасти облегчило задачу. Но остался абсолютно не ясным вопрос о Tsu, Th при описании данного вида Source Synchronous интерфейса. Если при описании всякого рода ЦАП и АЦП берутся из документации, то как быть в этом случае?

Благодарю всех откликнувшихся!

[bogaev_roman]

Вопрос - как описать временные ограничения? Изучение статей КиТ Synopsys Design Constraint отчасти облегчило задачу. Но остался абсолютно не ясным вопрос о Tsu, Th при описании данного вида Source Synchronous интерфейса. Если при описании всякого рода ЦАП и АЦП берутся из документации, то как быть в этом случае?

Ну измерьте сами время распространения сигнала по плате и потом прописывайте в ограничениях .
Теперь к сути:
1. Ваш сигнал переноса я так понял не стробируеся никакой частотой, а идет в чистом виде?
2. На входе/выходе ПЛИС на этот сигнал стоят регистры или это в чистом виде комбинаторика?
3. Частоты и стандарт?

[DENth]

Ну измерьте сами время распространения сигнала по плате и потом прописывайте в ограничениях .
Теперь к сути:
1. Ваш сигнал переноса я так понял не стробируеся никакой частотой, а идет в чистом виде?
2. На входе/выходе ПЛИС на этот сигнал стоят регистры или это в чистом виде комбинаторика?
3. Частоты и стандарт?

Задержку по плате учесть не сложно, зная длину проводника. Смущает то, что компилятор засовывает модуль сумматора каждый раз в разное место. Как бы ему сообщить, что нужно выдержать задержку так, чтобы она не превышала какого-то значения, например половины периода тактового сигнала, на котором работает сумматор.

Да, сигнал идет в чистом виде. непосредственно с выхода сумматора на пин, и далее во вторую альтеру с пина на вход переноса. Я просто исхожу пока из того, что имей я входные-выходные регистры - это не избавило бы меня от необходимости описания ограничений. И опять бы я пришел к вопросу, с которого начал.

Частота - 40 МГц, стандарта как такового нет.

[bogaev_roman]

Задержку по плате учесть не сложно, зная длину проводника. Смущает то, что компилятор засовывает модуль сумматора каждый раз в разное место. Как бы ему сообщить, что нужно выдержать задержку так, чтобы она не превышала какого-то значения, например половины периода тактового сигнала, на котором работает сумматор.

Да, сигнал идет в чистом виде. непосредственно с выхода сумматора на пин, и далее во вторую альтеру с пина на вход переноса. Я просто исхожу пока из того, что имей я входные-выходные регистры - это не избавило бы меня от необходимости описания ограничений. И опять бы я пришел к вопросу, с которого начал.

Частота - 40 МГц, стандарта как такового нет.

Вы точно вот это читали на странице 4?
http://embedders.org/content/timequest-dly...rfeisov-raznykh

Если бы на входе/выходе был регистр, то при задании ограничений типа fast output/input register квартус минимизировал задержку на самой ПЛИС и это "что компилятор засовывает модуль сумматора каждый раз в разное место" исчезло для конкретного сигнала. Т.е. задержка сигнала от регистра до регистра была бы фиксированной и ограничивалась только задержкой на плате + от пина до "закрепленного" регистра. Т.к. частота в Вашем случае низкая этого по идее было бы достаточно (тактировать либо обычной частотой либо инверсной в зависимости от времени распространения), но грамотней конечно описать через ограничения.
Стандарт я имел ввиду на распиновку - LVDS, LVTTL, SSTL. Они как бы разные и есть ограничения на максимальную частоту.

[DENth]

Вы точно вот это читали на странице 4?
http://embedders.org/content/timequest-dly...rfeisov-raznykh

Если бы на входе/выходе был регистр, то при задании ограничений типа fast output/input register квартус минимизировал задержку на самой ПЛИС и это "что компилятор засовывает модуль сумматора каждый раз в разное место" исчезло для конкретного сигнала. Т.е. задержка сигнала от регистра до регистра была бы фиксированной и ограничивалась только задержкой на плате + от пина до "закрепленного" регистра. Т.к. частота в Вашем случае низкая этого по идее было бы достаточно (тактировать либо обычной частотой либо инверсной в зависимости от времени распространения), но грамотней конечно описать через ограничения.
Стандарт я имел ввиду на распиновку - LVDS, LVTTL, SSTL. Они как бы разные и есть ограничения на максимальную частоту.

Читать-читал. Но про эти регистры как-то вылетело из головы =) Спасибо за подсказку. Буду пробовать.