Констрейны ввода ввывода, Помогите с констрейнами Опции

[Fynjisx]

Привет Всем. Сделал SPI модуль для связи CIII с АЦП AD7457. Охота проверить времянки. Опыта в написании констрейном ввода/вывода - ноль. Помогите написать констрейны для тайминговой диаграммы представленной на рисунке. Кстати, попутный вопрос SCLK сделал на обычном счетчике делителе и вывел на обычный пин IO ПЛИС. Надо ли внутри плис делать эту линию GLOBAL?
Да и ещё, имеется ли в ModelSim возможность посмотреть реальные задержки после Квартусовского размещения компонентов?

Эскизы прикрепленных изображений

 

[krux]

я бы сделал fast output register, fast output enable register, fast input register, и обеспечил бы все остальные временные характеристики - кратно тактам, и заданием одного единственного constraint - на тактовый сигнал, а не ковырялся бы с отдельными времянками.

Надо ли внутри плис делать эту линию GLOBAL

она у вас во всем проекте тянется или только в одном блоке? если второе - то лучше не надо, на прилично "забитом" кристалле можете сделать хуже, чем без.

[Fynjisx]

я бы сделал fast output register, fast output enable register, fast input register...

погодите... если я правильно понимаю, то каждая IO-ячейка имеет некоторую задержку, которую можно уменьшить используя триггер находящийся в этой ячейке? Тогда получается сигнал CS_N, который идет с моего компонента SPI должен быть пропущен через этот ещё один триггер и я получу дополнительную задержку в такт при выводе сигнала. Если это так, то имеется ли возможность выходной триггер компонента как-то физически вынести в эту IO-ячейку не изменяя при этом верилоговский код компонента?