Cortex-M4(F) порт под GCC залит в репозиторий. Опции

[AHTOXA]

Всем привет!

Собственно, новость указана в теме
Приглашаю к тестированию.
На данный момент я протестировал его на паре тестовых проектов, всё работает нормально. Но глюки конечно возможны.

Что касаемо скорости. Тестировал на stm32f4discovery, проц STM32F407 Rev A (То есть, не работает ART prefetch), частота 168 МГц.
Итак.

• Если два процесса не использовали FPU, то передача управления осуществляется за 900ns.
• Если один из двух процессов использовал FPU, то передача управления осуществляется за 1.1us.
• Если оба процесса использовали FPU, то передача управления осуществляется за 1.34us.

Красивая картинка:

К порту залиты примеры для STM32F4xx. Кроме стандартных четырёх примеров добавлен пятый - "5-FPU".
Он тестирует неизменность контекстов задач при выполнении действий с плавающей точкой.

Да, кстати. Этот порт подходит без изменений для M4F, M4 и M3. Так что, скорее всего, в дальнейшем развиваться будет именно он.


Забыл написать.
Краткая инструкция по скачиванию.

• Забираемся в папку, в которую мы хотим скачать примеры.
• Даём команду
  svn co https://scmrtos.svn.sourceforge.net/svnroot...F/GCC/STM32F4XX STM32F4XX
• Появляется папка STM32F4XX
• Заходим в неё, даём команду switch.bat (в линуксе - sh switch.sh)
• Всё.

[сарматъ]

а если подобные конструкции будут в паралельных задачах они друг друга путать не будут?


и все же полностью без запрета прерываний не получается,

В Cortex-M4, если инструкция запрета прерываний прошла, то прерывание не возникнет.

где об этом можно прочитать? у меня макетка неделю работала потом повисла - ищу все потенциальные места где могло это произойти

Сообщение отредактировал сарматъ - Aug 29 2013, 06:36

[AHTOXA]

а если подобные конструкции будут в паралельных задачах они друг друга путать не будут?

Параллельные задачи - это же просто метафора. Реально в каждый момент времени выполняется одна задача. Любая другая задача по отношению к данной - это как прерывание. Короче, всё будет работать как надо

где об этом можно прочитать?

Вот тут. Более развёрнутое объяснение от Joseph Yiu (отсюда) :

On some processors, the disable interrupt function might take sometime to take effect. This is because the masking is done via control register accesses through the bus. (there could be wait state on the bus and the write operation could be buffered, and the interrupt controller might need a cycle to update to the new setting).

On Cortex-M3, the interrupt mask registers are inside the processors (e.g. FAULTMASK, PRIMASK). As soon as PRIMASK/FAULTMASK/BASEPRI is set, the effect come immediately. So if you set the PRIMASK and the interrupt arrived at the same time, the interrupt will have to wait until the mask is cleared. To do this, the interrupt mask registers are accessible by CPS, MSR and MRS instructions only

Короче, виснет не из-за этого.