Интерфейс между МК и ПЛИС, Использование интерфейса внешней памяти Опции

[DENth]

Уважаемое сообщество! Есть следующий вопрос по взаимодействию ПЛИС и МК:
Имеем ARM7 LPC2468 и ПЛИС Cyclone 2. ПЛИС подключена к контроллеру внешней памяти ARMа. Данный интерфейс предназначен для работы с асинхронной памятью. Относительно ПЛИС сигналы Write, Read с МК асинхронны. На МК и ПЛИС поступает частота с единого генератора - 12Мгц, но в МК она перемножается до 72МГц - частота ядра. Длительность сигналов контроллера внешней памяти зависит от этой частоты. Частота 72МГц на ПЛИС не идет. Вопрос - как обеспечить максимальное быстродействие между МК и ПЛИС?

Read и Write пропускаю через два последовательных триггера для исключения метастабильного состояния. Но как поступать дальше? Использовать их для тактирования внутренних цепей ПЛИС для записи или чтения состояния регистров и памяти вроде как нельзя. Нужен явный клок. Но его нет с МК.

Сейчас получилось сделать так: стробирую эти сигналы внутренней частотой 72МГц, сформированной на PLL ПЛИС. Получаю сигнал длительностью один период частоты 72МГц. Этот сигнал подаю как сигнал разрешения на внутренние цепи. А клок 72МГц как клок на эти же цепи. Все работает. Но если в МК ускорять работу по этому интерфейсу, то всё перестает работать. Видимо пока я синхронизирую Read, Write внутри ПЛИС, МК уже захлопывает данные, а ПЛИС их еще не успела выставить. Стробировать большей частотой не получается, начинает ругаться временной анализатор.

Как сделать правильно?

[iosifk]

Read и Write пропускаю через два последовательных триггера для исключения метастабильного состояния. Но как поступать дальше? Использовать их для тактирования внутренних цепей ПЛИС для записи или чтения состояния регистров и памяти вроде как нельзя. Нужен явный клок. Но его нет с МК.

Как сделать правильно?

Два триггера - это правильно.
А дальше усть варианты. Если ПЛИС значительно быстрее, чем МК, то с точки зрения МК все будет укладываться в один цикл "записи". А вот если их скорости примерно одинаковы, то тогда при чтении надо будет переходить к "пакетному" режиму. Т.е. при первом чтении в ПЛИС запишется адрес и перетактируются данные из памяти в выходной регистр, а при втором - данные уйдут в МК. И далее, если сделаете пост-инкремент адреса, то можно будет делать чтение берстом (пакетом)...
А более подробно - у меня на сайте "Краткий Курс", раздел CDC... Кстати и Вам, olegras тоже рекомендую...

[olegras]

Два триггера - это правильно.
... раздел CDC... Кстати и Вам, olegras тоже рекомендую...

Читал, и постоянно пользуюсь. Насчет двух триггеров - я ведь не отрицаю и полностью подтверждаю. Я лишь говорю что если частоты двух доменов равны (а у DENth они равны) - то достаточно одного триггера. Но он должен быть! Во всяком случае, этот факт проверен много раз на практике на частотах до 100 МГц включительно.

[klop]

Я лишь говорю что если частоты двух доменов равны (а у DENth они равны) - то достаточно одного триггера. Но он должен быть!

Да заявы пошли не шуточные. Ну так на всякий случай сообщаю что флопов должно быть как минимум два.

[olegras]

Да заявы пошли не шуточные. Ну так на всякий случай сообщаю что флопов должно быть как минимум два.

Зря Вы иронизируете. Давайте разберемся. Может мы говорим о разных вещах.
Есть входные данные. Пусть будут write_in и data_in. Для простоты остальные сигналы не рассматриваем.
Код на VHDL:

CODE

port(
...
write_in: in std_logic; -- строб записи
data_in: in std_logic_vector(15 downto 0) -- данные
);

Есть сигналы

CODE

signal write_in_t: std_logic;
signal write_in_t0: std_logic;
signal data_in_t: std_logic_vector(15 downto 0);
signal data_in_t0: std_logic_vector(15 downto 0);
...
signal data_s: std_logic_vector(15 downto 0);

Пример первый - без защелки

CODE

...
if rising_edge(clk) then
if(write_in = '1') then
data_s <= data_in + x"abcd";
end if;
end if;

Пример второй - с одной защелкой

CODE

...
if rising_edge(clk) then
write_in_t <= write_in;
data_in_t <= data_in;
if(write_in_t = '1') then
data_s <= data_in_t + x"abcd";
end if;
end if;

Пример третий - с двумя защелками

CODE

...
if rising_edge(clk) then
write_in_t <= write_in;
write_in_t0 <= write_in_t;
data_in_t <= data_in;
data_in_t0 <= data_in_t;
if(write_in_t0 = '1') then
data_s <= data_in_t0 + x"abcd";
end if;
end if;

Я говорю про второй пример. Использую на практике несколько лет. На частотах до 100 МГц включительно. Еще ни разу не сбоило. При одинаковых частотах входного и внутреннего доменов - стабильность (и корректность) от сдвига фаз не зависит. Попробуйте сами.

DENth я похожую задачу делал для связки ЦСП от TI со Спартаном 3. Работало на частоте шины (между ними) 85 МГц. Представьте свою часть кода.