получил предупреждения Опции

[serg_k1]

Здравстуйте,помогите разобраться.
получил предупреждения
WARNING:PhysDesignRules:372 - Gated clock. Clock net
Ch_M_BC/GND_12_o_GND_12_o_AND_159_o is sourced by a combinatorial pin. This
is not good design practice. Use the CE pin to control the loading of data
into the flip-flop.
как найти причину и насколько это важно?
методом исключений из описания получил , что вроде бы это получается из следующего куска кода. таких есть несколько. получается , что нужно упрощать?

Код

//----------- 2   3   4   5-е слово  -------------------------------------            
if ( reg_nomer_slova == 8'h02 | reg_nomer_slova == 8'h03 | reg_nomer_slova == 8'h04 | reg_nomer_slova == 8'h05)
  begin
casez (nomer_bit)
        5'b00???:   begin     //0..7                                 
            reg_CM_BC <=  (reg_nomer_slova == 8'h02) ?
                ( ( reg_kod_oper  == paket_znak ) ?  reg_kolich_znakov[nomer_bit]  :
                            ( ( reg_kod_oper  == paket_linia ) ?  reg_nach_koord_linii_Y[nomer_bit]  : 1'bz  ) ) :
                    (reg_nomer_slova == 8'h03) ?          
                        ( ( reg_kod_oper  == paket_znak ) ?  reg_koord_perv_znaka_Y[nomer_bit]  :  
                            ( ( reg_kod_oper  == paket_linia )  ?  reg_nach_koord_linii_X[nomer_bit]  : 1'bz  ) ) :
                        (reg_nomer_slova == 8'h04) ?        
                            ( ( reg_kod_oper  == paket_znak ) ?  reg_koord_perv_znaka_X[nomer_bit]  :  
                                ( ( reg_kod_oper  == paket_linia )  ?  reg_proekcii_linii_Y[nomer_bit]  : 1'bz  ) ) :        
                                ( ( reg_kod_oper  == paket_znak ) ?  reg_kod_znaka_bit_ml[nomer_bit]  :  
                                    ( ( reg_kod_oper  == paket_linia )  ?  reg_proekcii_linii_X[nomer_bit]  : 1'bz  ) );
                nomer_bit <= nomer_bit + 1'b1;    
            end
    5'b0100?:   begin     //8,9
            reg_podgotovki_smeni_slova <= 1'b0;
            reg_CM_BC <=  (reg_nomer_slova == 8'h02) ?
                        ( ( reg_kod_oper  == paket_znak ) ?  reg_kolich_znakov[nomer_bit]  :
                            ( ( reg_kod_oper  == paket_linia ) ?  reg_nach_koord_linii_Y[nomer_bit]  : 1'bz  ) ) :
                        (reg_nomer_slova == 8'h03) ?          
                            ( ( reg_kod_oper  == paket_znak ) ?  reg_koord_perv_znaka_Y[nomer_bit]  :  
                                ( ( reg_kod_oper  == paket_linia )  ?  reg_nach_koord_linii_X[nomer_bit]  : 1'bz  ) ) :
                            (reg_nomer_slova == 8'h04) ?        
                                ( ( reg_kod_oper  == paket_znak ) ?  reg_koord_perv_znaka_X[nomer_bit]  :  
                                ( ( reg_kod_oper  == paket_linia )  ?  reg_proekcii_linii_Y[nomer_bit]  : 1'bz  ) ):        
                                        ( ( reg_kod_oper  == paket_znak ) ?  reg_kod_znaka_bit_st[nomer_bit-8]  :  
                                    ( ( reg_kod_oper  == paket_linia )  ?  reg_proekcii_linii_X[nomer_bit]  : 1'bz  ) );
                    nomer_bit <= nomer_bit + 1'b1;    
                end                              
        5'b0101?:   begin     //10,11
        reg_CM_BC <=  (reg_nomer_slova == 8'h02 | reg_nomer_slova == 8'h03 | reg_nomer_slova == 8'h04) ?
                        ( ( reg_kod_oper  == paket_znak ) ?   1'b0  :
                            ( ( reg_kod_oper  == paket_linia ) ?   1'b0   : 1'bz  ) ) :
                                ( ( reg_kod_oper  == paket_znak ) ?  reg_kod_znaka_bit_st[nomer_bit-8]  :  
                                    ( ( reg_kod_oper  == paket_linia )  ?   1'b0  : 1'bz  ) );
                    nomer_bit <= nomer_bit + 1'b1;    
                end    
        5'b0110?:   begin      //12,13
            reg_CM_BC <=
                                       ...
                nomer_bit <= nomer_bit + 1'b1;    
            end    
        5'b01110:   begin      //14
            reg_CM_BC <=  ...

                nomer_bit <= nomer_bit + 1'b1;    
            end    
    5'b01111:   begin      //15
            reg_CM_BC <=
                                         ...
                nomer_bit <= nomer_bit + 1'b1;    
            end
    5'b10000:   begin      
                reg_CM_BC <=  1'b0;
                nomer_bit <= nomer_bit + 1'b1;    
             end          
    5'b10001:   begin
                reg_CM_BC <=  reg_kontr_razr;
                nomer_bit <= nomer_bit + 1'b1;                                
                            ...    
                                        
            end                          
                    default :   begin
                                
                                nomer_bit <= 5'b00000;
                                end      
        endcase
end    //reg_nomer_slova == 8'h02

и еще одно предупреждение.
PhysDesignRules:372 - Gated clock. Clock net Ch_M_BC/reg_IZ_BC_CIB_BC is
sourced by a combinatorial pin. This is not good design practice. Use the CE
pin to control the loading of data into the flip-flop.
история такая.
есть два входных сигнала импульс IZ_BC и еще несколько импульсов CIB_BC. непересекающихся. под частоту в always получен общий reg_IZ_BC_CIB_BC. и далее на нем сделан свой always.

[XVR]

Смотрите где используется цепь rst_out выходящая из вашего async_reset. Синтезатор посчитал, что где то она используется в качестве клока (используется в списке чувствительности в always @(...) и не гейтуется конструкцией if (...) по какому то из путей внутри этого always)

[serg_k1]

Смотрите где используется цепь rst_out выходящая из вашего async_reset. Синтезатор посчитал, что где то она используется в качестве клока (используется в списке чувствительности в always @(...) и не гейтуется конструкцией if (...) по какому то из путей внутри этого always)

да, действительно, есть двух разных модулях в таймере под 1МГц. но такое предупреждение выдается только на один модуль. в нем переделал под 100МГц.- предупреждение ушло. а в другом такая же конструкция.там нет 100МГц. и такого же предупреждения нет.а выдается предупреждение
Line 151: Assignment to reg_AX ignored, since the identifier is never used.
получается , что его тоже нужно переделать?
2.еще есть такое.

Код

...
reg [7:0] reg_kod_znaka[61:0];
...
task paket_znak_3;
begin
    ...
    reg_kod_znaka[0] = 8'hf0;
    reg_kod_znaka[1] = 8'hf1;
    ...
    reg_kod_znaka[9] = 8'hf9;
...
end
endtask
always @(posedge clk_100_MHz )    
begin
...
paket_znak_3;
...
end

получаю множество таких.
Xst:1895 - Due to other FF/Latch trimming, FF/Latch <reg_kod_znaka_0_229> (without init value) has a constant value of 0 in block <Ch_M_BC>. This FF/Latch will be trimmed during the optimization process. как тут быть?

Сообщение отредактировал serg_k1 - Sep 2 2013, 10:49