Цитата(torik @ Sep 9 2013, 11:00)
Всем привет.
1) В новом проекте не создавал новую pcb, а взял от предыдущего проекта. Чтобы не возиться заново со стеком слоев, назначением пар слоев и некоторых правил...
Все бы ничего, но в результате обнаружил, что где-то живут "from-to", которые были назначены в предыдущем проекте. Хотя цепей таких уже не существует. В результате эти "from-to" вылезают при проверах и при создании новых классов.
Как можно почистить проект от этих старых назначений?
2) Нужно выровнять длины проводников в цепочке - плис-микросхема1-микросхема2. Причем каждый участок цепочки также надо выровнять. Однако когда выравниваешь, перед тобой длина всего проводника, а длину кусочков можно проверить только в списке фромтушек. Более того, длина показана с учетом "ненужных" участков (после микрух еще резисторы). Неудобно однако.
Можно как-то отображать длину участков а не всей цепи. Или еще чё посоветуйте...
1 В панели PCB rule and Violation проходим все правила. Если ничего не маскируется-- правило не рабочее. Можно удалять
Конечно могли бы добавить опцию маскирования и в самом правиле тогда былобы легче и при написании
2 Только from-to
Выравнивание длин в цепочке., Как правильно сделать.
Sep 9 2013, 08:00
