Пауза между байтами в SPI DMA, STM32F4xx Опции

[Rash]

Приветствую.
Может кто нибудь подсказать возможно ли сделать паузу между байтами в SPI при использовании DMA, STM32F4xx? например совместно с каким либо таймером. А то многие медленные мс требуют паузы между байтами несколько сотен нсек и для работы с ними по DMA приходится понижать частоту до 1-2 МГц, хотя сами они держат до 8 МГц при побайтовом вычитывании. Мк STM32F4xx.

[Rash]

adnega, Задержка байтами в SPI нужна конечно меньше чем tNXT расстояние между двумя соседними ФРОНТАМИ, но если посылать SCK постоянно (при использовании DMA) например с частотой 5МГц, то время tNXT уже не уложиться в требуемые 200 нсек, и часть данных изказиться. Но если Читать данные без DMA с проверкой флагов состояния SPI, на всё тех же 5 МГц, то все данные будут правильные, т.к. есть время на выполнение ассемблерных инструкций и всё укладывается в 200 нсек. Проверено лог. анализатором. Есть ещё и другие микросхемы для которых это время должно быть > 250 нсек.
Также в SPI есть чёткие предделители частоты. И получается большой шаг между выбором частоты SCK.
В результате при использовании DMA для таких микр. получается время вычитывания будет в несколько раз > если это сделать по прерываниям или с ожиданием флагов.

А теперь давайте по существу вопроса. Я просил рассказать какие есть возможности сделать задержку между байтами (если они есть), а не разъяснить как работать с какой либо микрой. Я таких возможностей пока не нашёл.

[adnega]

А теперь давайте по существу вопроса. Я просил рассказать какие есть возможности сделать задержку между байтами (если они есть), а не разъяснить как работать с какой либо микрой. Я таких возможностей пока не нашёл.

У STM я таких возможностей не видел.

Добавлю: сейчас посмотрел на STM32F3xx (у них SPI другой)

SPI special features
26.4.1 NSS pulse mode
This mode is activated by the NSSP bit in the SPIx_CR1 register and it takes effect only if
the SPI interface is configured as Motorola SPI master with capture on the first edge
(SPIx_CR1 CPHA = 0). When activated, an NSS pulse is generated between two
consecutive data frame transfers when NSS stays at high level for the duration of one clock
period at least. This mode allows the slave to latch data. NSSP pulse mode is designed for
applications with a single master-slave pair.

На картинке таки вставляет один пробел в SCK, но не знаю будет ли работать с DMA.
Могу как-нить попробовать, или F3 для Вас не вариант.

Эскизы прикрепленных изображений