Как лучше сделать доступ к множественной маленькой RAM?, концепция контроллера массива памяти на Spartan 3 или Virtex 5 Опции

[count_enable]

Дано большое число (25-100) простых вычислительных блоков, у каждого блока есть свое маленькое ОЗУ на 10-100 8битных слов. Число слов одинаково на всех модулях (назвём их ВБ). Каждый ВБ только читает свою память, и есть один глобальный контроллер который читает и пишет эти памяти, адресуя их 16-битно как номерВБ в старшем байте смещение слова в младшем.
Я так понимаю что памяти будут синтезироваться из BRAM. Но смотрю я на схему CLB Spartan 3 и ломаю голову как минимализировать глобальную шину от контроллера до каждой памяти. Сделать локально махонький улавливатель адреса к каждой ОЗУ, который будет пропускать только запросы к своему адресу, или тянуть линии типа CS (chip select) от контроллера к каждой памяти? Запись-чтение будут выборочными и огромный daisy-chain не выбор. Так же возможен переход на Virtex 5, где уже будет несколько сот блоков.
Как сделать это "по-умному"? Скорость чтения-записи контроллером не имеет значения, доступ для ВБ минимальный - один такт.

[krux]

Вообще все будет зависеть от модели обмена данными по этой шине - в зависимости от того что вам нужнее: латентность доступа или пропускная способность.

для варианта "один мастер много слейвов" из 25...40 блоков имхо всё равно как вы это будете делать.
Но вот если проект будет разрастаться вширь то для сохранения скорости доступа придётся конвейеризировать+разбивать на подгруппы, и тогда блоки ремаппинга адресов+конвейеризации на подгруппу могут давать лучшие результаты по сходимости времянок.