Как лучше сделать доступ к множественной маленькой RAM?, концепция контроллера массива памяти на Spartan 3 или Virtex 5 Опции

[count_enable]

Дано большое число (25-100) простых вычислительных блоков, у каждого блока есть свое маленькое ОЗУ на 10-100 8битных слов. Число слов одинаково на всех модулях (назвём их ВБ). Каждый ВБ только читает свою память, и есть один глобальный контроллер который читает и пишет эти памяти, адресуя их 16-битно как номерВБ в старшем байте смещение слова в младшем.
Я так понимаю что памяти будут синтезироваться из BRAM. Но смотрю я на схему CLB Spartan 3 и ломаю голову как минимализировать глобальную шину от контроллера до каждой памяти. Сделать локально махонький улавливатель адреса к каждой ОЗУ, который будет пропускать только запросы к своему адресу, или тянуть линии типа CS (chip select) от контроллера к каждой памяти? Запись-чтение будут выборочными и огромный daisy-chain не выбор. Так же возможен переход на Virtex 5, где уже будет несколько сот блоков.
Как сделать это "по-умному"? Скорость чтения-записи контроллером не имеет значения, доступ для ВБ минимальный - один такт.

[count_enable]

То есть один большой СР на все блоки, и к каждому биту по триггеру? А чем это отличается от пучка линий CS, выходящих из мастера?

[_pv]

То есть один большой СР на все блоки, и к каждому биту по триггеру? А чем это отличается от пучка линий CS, выходящих из мастера?

зачем большой? много маленьких. все сидят на одной spi шине, по которой прилетает 24битное слово, каждый смотрит в старший байт и если находит свой адрес ВБ берет смещение из среднего и данные из младшего, если нет - игнорирует, никаких чипселектов.
правда чем это лучше 24х разрядной шины - не знаю.
но для шины на 100+ потребителей в источник наверное сигнала должен быть не простым, соответственно если это будет всего 2 линии, а не 24 может и есть смысл.
расскажите, кто знает, что внутри FPGA происходит когда для один выход нагружен на слишком много входов, что роутер с этим сделает?