Магический пин P143 на spartan 6, Крайне странное поведение схемы, или я сделал что-то очень глупое... Опции

[Golikov A.]

Всем привет!

Имеется платка со Spartan 6 (XC6SLX9), в 144 ногом корпусе.
В ней есть прошивка полностью рабочая. На ПЛИС идет клок 50 МГц, внутри он поднимается до 100 МГц.

Понадобилось добавить управление внешним ключом, который подключен к 143 ноге. Просто один из сигналов что шел внутри плис с инверсией вывели на ружу на эту ногу, и понеслось....

если пишем на эту ногу 1, 0, инверсию внутренего сигнала, ПЛИС перестает работать. Не загорается диодик подтверждения LOCKED PLL. Более того появляется сообщение о какой-то комбинаторной логике на сигнале получаемом делением основного клока.

в куске кода

Код

output port143;

assign port143 = ~reset;

if (reset)
  CLK<=1'b0;
else
  begin
    if(clk_dev < DEVIDER)
      clk_dev <= clk_dev + 1;
   else
      begin
        clk_dev <=0;
        CLK<=~CLK;
      end
  end

вот на этот CLK жалуется синтезатор.

При этом в пустом проекте на эту ногу можно вывести частоту и она будет шевелится

Также если вывести желаемый нам сигнал управления ключом на другую ногу, то опять же все работает.

Если выводит на 143 ногу уровни, они задаются, но плис все равно мертвая....

Пробовали не включать ПЛЛ, подали внешний клок, и результат тот же

143 нога по совместительству еще и VREF 0 банка, но в нем используется уровни по умолчанию, другие сигналы на других ногах VREFE этого банка есть и работают.


Вообщем либо я сделал что-то очень глупое, либо это какая - то магия. И главное что я не представляю что можно еще проверить, что покрутить, как диагностировать в чем косяк... Не резать же из-за такой глупости дорожку, и не паяться же на другие ноги соплей...

[Golikov A.]

Еще раз!

Вы не на том зациклились.

я не могу понять почему добавление выхода сигнала на P143 вызывает зависание плис, отказ работы PLL и данный варнинг.
Повторяю еще раз, до вывода сигнала наружу варнинга НЕ БЫЛО
при выводе ЭТОГО ЖЕ сигнала наружу но не на 143 пин ВСЕ РАБОТАЕТ

Просто адское количество детских ошибок. Чтобы не быть голословным приведу примеры:
1. Ваш "как бы счётчик" clk_dev - чисто комбинаторная схема, он не будет работать так как не сможет запомнить своё предыдущее состояние. Посмотрите шаблоны счётчиков и сравните этот с тем, что вы нагородили.
Поглядите RTL schematic - вы увидите какой там АДЪ...
2. Наблюдается gated clock - нельзя ни под каким соусом генерить клок на логике, это чревато тучей различных проблем, вопрос неоднократно обсуждался, поищите на форуме.
3. Слово "dIvider" - по-русски "делитель" пишется именно через "I", от английского глагола "to divide" - делить, язык неплохо бы знать.

пожалуйста относитесь к людям ни как к идиотам, и почитайте еще раз в чем суть проблемы.

Golikov A
Правильно ругается - gated clock это not good design practice, поскольку синтезатору сложно оценить выполнение ограничений, накладываемых на проект.
Сделайте на первом этапе весть проект синхронным и на одной тактовой глобальной частоте.
Потом уже можно оптимизировать.
Кстати, для Spartan 6 есть полезный документ SelectIO Resources (ug381.pdf‎).

Почему до вывода reset на 143 пин не ругается, и также не ругается если reset вывести на 17 пин?

я так понимаю что увидев выдранный кусок кода все потеряли покой и не могут дальше смотреть.
естественное приведенный кусок текста находится под always @(posedge main_clk)

[ASN]

Golikov A
Ещё раз - gated clock это not good design practice.
Этим всё сказано. Я не знаю Ваш проект. Но точно знаю, что в хорошем работоспособном проекте это встречается редко и, как правило, только в случае крайней необходимости.
Сначала разберитесь, почему появляется это сообщение. А затем можно двигаться дальше. Такое бывает если где-то (не факт что в этом месте) выведена тактовая частота на pin напрямую.
Во-вторых, для начала ВСЕ сигналы просечь глобальной тактовой и поместить триггеры в IOB.
После того, как проект заработает, можно будет заняться оптимизацией.