Магический пин P143 на spartan 6, Крайне странное поведение схемы, или я сделал что-то очень глупое... Опции

[Golikov A.]

Всем привет!

Имеется платка со Spartan 6 (XC6SLX9), в 144 ногом корпусе.
В ней есть прошивка полностью рабочая. На ПЛИС идет клок 50 МГц, внутри он поднимается до 100 МГц.

Понадобилось добавить управление внешним ключом, который подключен к 143 ноге. Просто один из сигналов что шел внутри плис с инверсией вывели на ружу на эту ногу, и понеслось....

если пишем на эту ногу 1, 0, инверсию внутренего сигнала, ПЛИС перестает работать. Не загорается диодик подтверждения LOCKED PLL. Более того появляется сообщение о какой-то комбинаторной логике на сигнале получаемом делением основного клока.

в куске кода

Код

output port143;

assign port143 = ~reset;

if (reset)
  CLK<=1'b0;
else
  begin
    if(clk_dev < DEVIDER)
      clk_dev <= clk_dev + 1;
   else
      begin
        clk_dev <=0;
        CLK<=~CLK;
      end
  end

вот на этот CLK жалуется синтезатор.

При этом в пустом проекте на эту ногу можно вывести частоту и она будет шевелится

Также если вывести желаемый нам сигнал управления ключом на другую ногу, то опять же все работает.

Если выводит на 143 ногу уровни, они задаются, но плис все равно мертвая....

Пробовали не включать ПЛЛ, подали внешний клок, и результат тот же

143 нога по совместительству еще и VREF 0 банка, но в нем используется уровни по умолчанию, другие сигналы на других ногах VREFE этого банка есть и работают.


Вообщем либо я сделал что-то очень глупое, либо это какая - то магия. И главное что я не представляю что можно еще проверить, что покрутить, как диагностировать в чем косяк... Не резать же из-за такой глупости дорожку, и не паяться же на другие ноги соплей...

[ZASADA]

еще раз все перечитал, VREF тут не причем.
синтезатору не нравится именно ваш вывод сигнала reset наружу. Пока вы reset используете внутри, он возможно оптимизируется и в явном виде отсутствует.
ведь если какой-нибудь разряд clk_dev вывести на 143 ножку все работает правильно?

[Golikov A.]

еще раз все перечитал, VREF тут не причем.
синтезатору не нравится именно ваш вывод сигнала reset наружу. Пока вы reset используете внутри, он возможно оптимизируется и в явном виде отсутствует.
ведь если какой-нибудь разряд clk_dev вывести на 143 ножку все работает правильно?

Нет не правильно! Читаете плохо видать.
Вывод сигнала ресет через другой пин не вызывает варнинга и все работает. Вывод константы 1 0 любого сигнала через 143 пин вызывает варнинг и все падает.

Golikov A
Ещё раз - gated clock это not good design practice.
Этим всё сказано. Я не знаю Ваш проект. Но точно знаю, что в хорошем работоспособном проекте это встречается редко и, как правило, только в случае крайней необходимости.
Сначала разберитесь, почему появляется это сообщение. А затем можно двигаться дальше. Такое бывает если где-то (не факт что в этом месте) выведена тактовая частота на pin напрямую.
Во-вторых, для начала ВСЕ сигналы просечь глобальной тактовой и поместить триггеры в IOB.
После того, как проект заработает, можно будет заняться оптимизацией.

ничего этим не сказано... Это варнинг появляется от 143 пина... Внимание не на варнинг а на то что он появляется

На всякий случай добавлю - проверьте по документации, не влияет ли на функционирование совмещение функций IO и VREF на ноге 143 (то, что вы имеете при активации этой ноги).

Да вот уже все даташиты проглядел. Реально магия какая то. Ща до проекта добирусь проверю не подбрасывается ли глобальный ресет. Это последние что хоть как то рационально объясняет происходящее

[Sergey_Bekrenyov]

Нет не правильно! Читаете плохо видать.
Вывод сигнала ресет через другой пин не вызывает варнинга и все работает. Вывод константы 1 0 любого сигнала через 143 пин вызывает варнинг и все падает.

ничего этим не сказано... Это варнинг появляется от 143 пина... Внимание не на варнинг а на то что он появляется



Да вот уже все даташиты проглядел. Реально магия какая то. Ща до проекта добирусь проверю не подбрасывается ли глобальный ресет. Это последние что хоть как то рационально объясняет происходящее

1. Попробуйте вместо always @(posedge CLK) использовать CLK как разрешение счета

always @(posedge main_clk)
if(reset)
..
else if(CLK)
..

2. Попробуйте Ваш выход на ножку подтактировать main_clk

[Golikov A.]

1. Попробуйте вместо always @(posedge CLK) использовать CLK как разрешение счета

always @(posedge main_clk)
if(reset)
..
else if(CLK)
..

2. Попробуйте Ваш выход на ножку подтактировать main_clk

выход на ножку тактировать пробовал, теже... только в профиль

CLK я не использую в конструкциях типа always внутри проекта, он используется в клок форвардинге через выходной DDR.

Так нельзя! Это лишь означает, что ограничений на этот порт нет и его можно развести на любую ножку.
Посмотрите pad report, там будет видно, куда плейсер пихнул этот пин. Возможно, как раз на ваш магический P143. А может, ваши проблемы с этим и не связаны. НО в любом случае, оставлять порт без LOC нельзя.



Интересно, и какая же частота ожидается на CLK?
Пока этот абсолютно не корректный асинхронный код не исправлен, двигаться дальше нельзя.

Забыл я про эту ножку, какой - то из ответов навел меня на мысль о ней. Есть вариант что 143 пин это последний оставшийся не занятый пин, и когда я его подключаю ресету не находится места. А можно как то LOC на землю сделать? понятно что можно внутри проекта ее занулить, но вот в констраине нет такого инструмента? (это я для общего развития)



Насчет куска кода - он выдран из контекста, но не приведя полного кода я так понял меня будут клевать

Код

reg CLK = 1;
reg INV_CLK = 0;
reg [3:0] Devider = 0;
localparam DIV_CONST = 2;

always @(posedge main_clk)
begin
   if(reset == 1'b1)
     begin
       CLK <= 1'b1;
       INV_CLK <= 1'b0;
       Divider <= 0;
     end
   else
     begin
        if(Divider < DIV_CONST)
          Divider <= Divider + 1;
        else
           begin
              CLK <= ~CLK;
              INV_CLK <= ~INV_CLK;
              Divider <= 0;
           end
     end
end

я еще и ошибку в написании делителя исправил круто да? теперь то точно заработает как надо...

ну я надеюсь понятно что ресет это сигнал,

Далее CLK и INV_CLK идут как клок и инверсный клок на выходной DDR, в качестве данных на который поданы 1 и 0, и в результате на ножке получается клоковый сигнал. Эта схема клок форвардинга предложенная xilinx, позволяет не задействовав глобальных клоковых буферов выводить наружу клок. Причем прелесть схемы такова что может работать не только posedge main_clk
а по обоим фронтам
always @(posedge main_clk or negedge main_clk) и получать делитель клока не только на четные значения, но и на нечетные.

так вот что еще интересно в этой ситуации варнинга на CLK нет, есть только на INV_CLK. Я допускаю что синтезатор рюхнул что один сигнал инверсия другого, потому сигнал в варнинге остался один. Но все равно странно, почему вывод наружу ресета, сделал этот сигнал непойми чем...

П.С. кусок кода я не копировал из проекта, написал просто еще раз, так что заметив опечатки не начинайте кричать что нашли из-за чего все не работает....