Магический пин P143 на spartan 6, Крайне странное поведение схемы, или я сделал что-то очень глупое... Опции

[Golikov A.]

Всем привет!

Имеется платка со Spartan 6 (XC6SLX9), в 144 ногом корпусе.
В ней есть прошивка полностью рабочая. На ПЛИС идет клок 50 МГц, внутри он поднимается до 100 МГц.

Понадобилось добавить управление внешним ключом, который подключен к 143 ноге. Просто один из сигналов что шел внутри плис с инверсией вывели на ружу на эту ногу, и понеслось....

если пишем на эту ногу 1, 0, инверсию внутренего сигнала, ПЛИС перестает работать. Не загорается диодик подтверждения LOCKED PLL. Более того появляется сообщение о какой-то комбинаторной логике на сигнале получаемом делением основного клока.

в куске кода

Код

output port143;

assign port143 = ~reset;

if (reset)
  CLK<=1'b0;
else
  begin
    if(clk_dev < DEVIDER)
      clk_dev <= clk_dev + 1;
   else
      begin
        clk_dev <=0;
        CLK<=~CLK;
      end
  end

вот на этот CLK жалуется синтезатор.

При этом в пустом проекте на эту ногу можно вывести частоту и она будет шевелится

Также если вывести желаемый нам сигнал управления ключом на другую ногу, то опять же все работает.

Если выводит на 143 ногу уровни, они задаются, но плис все равно мертвая....

Пробовали не включать ПЛЛ, подали внешний клок, и результат тот же

143 нога по совместительству еще и VREF 0 банка, но в нем используется уровни по умолчанию, другие сигналы на других ногах VREFE этого банка есть и работают.


Вообщем либо я сделал что-то очень глупое, либо это какая - то магия. И главное что я не представляю что можно еще проверить, что покрутить, как диагностировать в чем косяк... Не резать же из-за такой глупости дорожку, и не паяться же на другие ноги соплей...

[Golikov A.]

Ура! ну вообщем победа.
Как собственно и думал, любая магия - это следствие какой - то большой глупости.

Оставленный без присмотра пин глобального ресета всего и вся (этож надо было именно этот пин без присмотра оставить) изначально как раз выходил на 143 порт, а на нем держится ноль, плюс подтяжка и все работало.

с выводом другого сигнала на 143 пин, глобальный ресет перевесился на ножку входную от внешнего устройства, которая на данный момент никуда не назначена. Внешнее устройство решили не использовать в этом проекте. Там какая - то оптическая развязка, наверняка в свободном положении она дает 1 и держит схему в ресете (Я не очень хочу сейчас лазить с тестером по плате, это немного не удобно). Ну и со всеми вытекающими схема в вечном ресете.


Спасибо всем кто вник в тему и привел меня к нахождению этого косячка. Люблю устранять все странности, потому что изначально любая странность - это потенциальная ошибка...

На сладкое осталось понять почему после вывода ресета наружу пин стал комбинаторной логикой, и как это победить.

Golikov A
Дайте, пожалуйста, ссылочку на где есть схема клок форвардинга предложенная xilinx.
IMHO, У Spartan 6 достаточно выходов PLL, чтобы не задействовать для формирования частот ещё и логику.
Как тогда контролировать сдвиг частот при трассировке ?

дело было так:

написал я делитель клока по обоим фронтам входного клока работающий и вывел его на ножку. После чего получил то ли варнинг, то ли еррор что так нельзя и не есть правильно, и предложение прям в этом же сообщении использовать DDR для клок форвардинга. После чего было написано в яндексе и гугле clock forward DDR, и получены ссылки типа
http://forums.xilinx.com/t5/Spartan-Family...-IO/td-p/212825
я не помню точно какую их них тыкал, но сути не меняет.
там я нашел рецеп
Verilog > Synthesis Constructs > Coding Examples > Misc > Output Clock Forwarding Using DDR

вот...
Как я понимаю проблему: даже сделав клок на ПЛЛ чтобы выдать его на ружу будет задействован глобальный клоковый буфер, которых не так много. А вот ДДР на выходе стоит на каждой ножке, так чего не использовать его?....

В моем случае я делаю клок ручками потому что мне надо синхронизовать с ним поведение еще нескольких сигналов, может я ошибаюсь, но мне показалась такая схема более простой, и я пошел по этому решению. Тем более что в примерах был клок форвардинг, и он же обсуждался на форуме.







Ну вот и с последним разобрался. Это мне синтезатор помог

он увидел что INV_MCLK инверсия MCLK, (как догадался...) и устранил его при оптимизации, а когда дошло до размещения INV_MCLK стал комбинаторным ну и так далее, варнинг выпрыгнул...

оставил MCLK регистром
INV_MCLK сделал

Код

wire INV_MCLK
assign INV_MCLK = ~ MCLK.

теперь все счастливы....