проверка LVS Опции

[hi all]

Здравствуйте.
Сравнительно недавно начал работать с virtuoso IC 6.1.5., как 'проверяльщик' использую менторовский calibre. При LVS проверке указывает на ошибку в разном кол-ве портов в layout и source, т.е. проверка не проходит. Если использую опцию Ignore layout and source ports during comparison в LVS Options калибра эта ошибка пропадает и проверка проходит успешно.
Подскажите пожалуйста, возможно ли после второго варианта проверки провести экстракцию паразитов или всё же необходимо исправлять ошибку(так и не разобрался с чем она связана)?
Спасибо.

[hi all]

А теперь по поводу самой ошибки. Как я считаю, все очевидно. У Вас в топологии не подписаны порты. Или подписаны в неправильном слое.

.
Да, я читал, что это очень распространенная проблема, поэтому старался всё сделать правильно(или как мне казалось правильно), порты подписал в соответствии с их расположением по слоям в топологии - MET1 pin и POL1 pin. Дизайн кит xh035.

Предполагаю, что у Вас неправильно инсталлирован design kit, ибо для проведения PEX должна быть автоматом включена галочка netlisting_for_simulation.

.
К сожалению очень даже не исключаю такой возможности, у меня действительно возникли трудности, но только при подключении именно PEX рулов. Они лежали в отдельной папке и инструкций по их подключению я не нашел.