проверка LVS Опции

[hi all]

Здравствуйте.
Сравнительно недавно начал работать с virtuoso IC 6.1.5., как 'проверяльщик' использую менторовский calibre. При LVS проверке указывает на ошибку в разном кол-ве портов в layout и source, т.е. проверка не проходит. Если использую опцию Ignore layout and source ports during comparison в LVS Options калибра эта ошибка пропадает и проверка проходит успешно.
Подскажите пожалуйста, возможно ли после второго варианта проверки провести экстракцию паразитов или всё же необходимо исправлять ошибку(так и не разобрался с чем она связана)?
Спасибо.

[Jurenja]

Насколько велика разница?
Скорее всего в вашем тестовом примере короткие связи, которые добавляют в схему маленькие паразитные емкости. В таких случаях разница в результатах не больше единиц процентов. Если разница больше, то будет полезно провести расследование.Для этого нужно будет посмотреть в нетлисты при моделировании схематика и экстрагированной схемы - одинаков ли формат описания элементов, в частности МОП транзисторов. К примеру, при моделировании схематика в МОП транзисторах часто используют ненулевые значения сопротивлений стоков/истоков. Если эти сопротивления больше нуля, то токи транзисторов будут ниже и поэтому быстродействие будет ниже. Возможно по каким-то причинам эти параметры для экстрагированной схемы не попадают в нетлист и транзисторы моделируются более быстрыми, чем они есть на самом деле.
Почему решили применять калибру? Насколько я помню в ките XH035 есть рулы для Дивы и/или Ашуры....