Тактирование быстрого RF ADC тактовым сигналом с duty cycle = 37%, Как сделать такой стабильный генератор? Опции

[evg123]

Использую ADC12D500RF. Цифрую сигнал на частоте 375МГц (может быть также 187 МГц).
Тактовый сигнал 500 МГц. Используется так называемый DES - dual edge sampling.

То есть преобразование происходит как по переднему фронту так и по заднему.
Форма сигнала - несимметричная (последующая обработка требует этого). То есть: по фронту - первое преобразование,
через 3/8 такта - спад - второе преобразование, далее - 5/8 такта - перерыв и всё повторяется сначала.
Полученные данные делятся на два потока (чётный и нечётный) и затем обрабатываются алгоритмами, напоминающими те, что обрабатывают квадратурные потоки.

Вопрос: Как сделать высокостабильный тактовый генератор с такой формой сигнала? Требования по дрожанию фронтов обсуждаются, но ясно, что они должны быть не хуже чем 14 пикосекунд.
Можно ли использовать для этого DDS-ы типа AD9914, и можно ли потом использовать clock distribution ic, чтобы потом запитать таким размноженным клоком несколько таких АЦП?

[Kaligooola]

У AnalogDevices и не только есть микросхемы для распределения тактовых сигналов.
У них есть возможность задавать DutyCycle для выходного клока. У AD9511 (yt ) есть пропорции 38 и 63. Взял ее на вскидку так как работали когда-то с ней.

За DDS не скажу, но по-моему их не желательно использовать для тактирования.
Сама АЦП позволяет использовать клок с Duty Cycle 20/80.

[shf_05]

За DDS не скажу, но по-моему их не желательно использовать для тактирования.
Сама АЦП позволяет использовать клок с Duty Cycle 20/80.

у них наоборот есть даташита где ддс для тактовой частоты примене, но выход нужно брать синусоидальный из чистого фильтрованного синуса получают меандр, это точно, далее не уверен в результате - можно попробовать задать компараторами 2 порога и получите нужную скважность.

а демо платы апноты и т.д. на этот ацп есть?

[ledum]

можно попробовать задать компараторами 2 порога и получите нужную скважность.

Убив и джиттер и, соответственно, разрядность АЦП до нуля.

[shf_05]

Убив и джиттер и, соответственно, разрядность АЦП до нуля.

Это первое что в голову пришло. Может быть джиттер будет большим, я признаться не знаю... расскажите, пожалуйста - буду знать.
хотя я видел схемы, где из синуса делали прямоугольник быстрым компаратором (кстати "скважность" можно задавать гистерезисом еще) тоже для клокинга и джиттер вроде как раз низкий был.
есть ИС, преобразующие синус в прямоугольник вроде тех, что ниже в пдф (и LT еще такие делает).
про ддс видел в толстой книге АД Волта Кестера, а вот первое что на сайте АД нашлось - http://www.analog.com/static/imported-file...otes/CN0109.pdf