Как записать данные в память из AXImaster?, ADC->AXI4->MCB3 Опции

[_4afc_]

Есть АЦП 8бит 25МГц подключенный к Spartan6 у которого есть Microblaze и LPDDR.
Microblaze прекрасно читает и пишет в LPDDR как мастер на шине AXI.
Хочется добавить своего максимально простого мастера который будет заполнять память данными из АЦП.

Думаю начать с мастера который просто заполняет память нулями - дальше всё вроде понятно.
Опыт написания AXIslave есть.

Вопрос 1:
Что производительнее/проще -
1 добавить второй порт к памяти и через отдельную шину AXI4 записывать данные своим мастером?
2 добавить второго мастера на существующую шину?

Вопрос 2:

Какова поледовательность посылки данных мастером?

Если создать AXImaster_burst в визарде, то он предлагает перебросить данные из своего FIFO за 5 манипуляций с регистрами IP:
1. write 0x02 to the control register to perform write operation.
2. write the target address to the address register
3. write valid byte lane value to the be register
4. write 0x0040 to the length register
5. write 0x0a to the go register, this will start the master write operation
но как заполнить его FIFO из IP и манипулировать этими регистрами непонятно.

Если создать axi_ext_master_conn, то получаем пустую болванку и что в неё писать - загадка.

Может есть у кого примерчик простенького AXI мастера?

[m_m]

Вопрос 1:
Что производительнее/проще -
1 добавить второй порт к памяти и через отдельную шину AXI4 записывать данные своим мастером?
2 добавить второго мастера на существующую шину?

AXI4 подразумевает соединение точка-точка - это не шина. Инфраструктура строится с использованием axi switch'ей.

Если добавить в mig'е второй порт, будет быстрее и проще.

Реализация axi интерфейсов есть, например, в xapp1168. Vivado 2013.3 умеет генерировать шаблоны, такие же как в xapp1168.

[RobFPGA]

Приветствую!

AXI4 подразумевает соединение точка-точка - это не шина. Инфраструктура строится с использованием axi switch'ей.

Если добавить в mig'е второй порт, будет быстрее и проще.
...

Все в кучу смешали - и MIGи и шины и кони

Раз уже есть система с Microblaze и LPDDR то значить есть и axi_interconet - это и есть тот самый "switch"
MIG с в системах с AXI шиной имеет только один порт который как раз цепляется к axi_interconet.

В случае _4afc_ есть несколько вариантов -

"soft" - цепляете в EDK axi_dma к axi_interconet - данные ADC гоните по axi_stream через DMA;
требуется соответственно поддержка в софте (драйвер axi_dma уже готовые есть).

"hard" - делаете свой аналог axi_dma... ну а затем действия те же что и в варианте soft (но еще и драйвер самому ваят)

"crazy" - делаете свой контроллер DDR с несколькими портами axi... ну а затем все как и в предыдущих вариантах 8-()

В принципе автомат пересылки данных по axi4 не сложен - тем более если не заморачивается с поддержкой всех режимов работы шины. Так что вариант "hard" вполне реализуем.
Так же EDK есть возможность создавать свою периферию с axi* шинами - при этом можно создать модуль адаптера axi_master который имеет боле простую шину со стороны user для обмена данными - громоздко но если по быстрому склепать что то на коленке - сойдет.

Успехов! Rob.

[_4afc_]

Раз уже есть система с Microblaze и LPDDR то значить есть и axi_interconet - это и есть тот самый "switch"
MIG с в системах с AXI шиной имеет только один порт который как раз цепляется к axi_interconet.

Но я могу включить в MCB3 второй порт и соединиться с ним из своего ip по второму axi_interconet.
Есть ли в таком разделении смысл?

"soft" - цепляете в EDK axi_dma к axi_interconet - данные ADC гоните по axi_stream через DMA;
требуется соответственно поддержка в софте (драйвер axi_dma уже готовые есть).

Где взять axi_dma в EDK? Или вы про AXImaster_burst или stream? Я пока не увидел лёгкости в том что генерит EDK.

"hard" - делаете свой аналог axi_dma... ну а затем действия те же что и в варианте soft (но еще и драйвер самому ваят)

Написать своё иногда легче, чем понять чужое. Вопрос - где-то описан порядок работы AXImaster в режиме dma?

"crazy" - делаете свой контроллер DDR с несколькими портами axi... ну а затем все как и в предыдущих вариантах 8-()

Так визард EDK вроде позволяет контроллеру DDR иметь несколько axi, или потом это не синтезируется?

В принципе автомат пересылки данных по axi4 не сложен - тем более если не заморачивается с поддержкой всех режимов работы шины. Так что вариант "hard" вполне реализуем.

А немогли бы вы на пальцах описать порядок действий мастера в этом режиме?

Так же EDK есть возможность создавать свою периферию с axi* шинами - при этом можно создать модуль адаптера axi_master который имеет боле простую шину со стороны user для обмена данными - громоздко но если по быстрому склепать что то на коленке - сойдет.

Вот именно громоздкость полученного при этом результата - меня пугает. Кроме того в варианте "crazy" я могу FIFO иметь не в AXImaster, а в MCB3. В мастере иногда нужно поставить пару буферов.

AXI4 подразумевает соединение точка-точка - это не шина. Инфраструктура строится с использованием axi switch'ей.
Если добавить в mig'е второй порт, будет быстрее и проще.
Реализация axi интерфейсов есть, например, в xapp1168. Vivado 2013.3 умеет генерировать шаблоны, такие же как в xapp1168.

Спасибо, изучаю xapp1168.
Вы предлагаете сгенерить шаблон в Vivado 2013.3 и сделать по аналогии в EDK или Vivado научился со Spartan работать?

[m_m]

Спасибо, изучаю xapp1168.
Вы предлагаете сгенерить шаблон в Vivado 2013.3 и сделать по аналогии в EDK или Vivado научился со Spartan работать?

Я предлагаю взять шаблон из Vivado или xapp1168, сделать на основе его свой axi master, в mig'е добавить еще порт и подключить
этот мастер к нему.

Под шаблоном я понимаю verilog или vhdl файл.