Цитата(Golikov A. @ Nov 8 2013, 03:33)

хотя я думаю легче отключить FIFO на приемнике - передатчике и пусть АРМ все он-лайн разрулит, или он еще что-то делать будет?
Причём тут FIFO? Чем FIFO мешает? К тому же автор написал, что есть интервалы с высокой загрузкой прикладной задачей, в которые нежелательно много дрыгаться (к тому же под ОС).
Проблема у автора не в FIFO, а в том, что в LPC нет прерывания по установке бита 6 LSR (завершении передачи последнего бита). Это существенный недостаток UART-ов 16550.
Сам постоянно плююсь от этого.
Цитата(Velund @ Nov 7 2013, 21:10)

Есть сомнения в "корректности" ПО на другой стороне. По части устройств (датчиков) с которыми придется работать уже и производителя нет физически, даже жаловаться некому, если что.
80 MHz, загрузка невысокая в среднем, но периодически более приоритетная задача в RTOS блокирует процессор на 20-50 мсек полностью (прерывания при этом большую часть времени разрешены, но ими нельзя злоупотреблять особо).
Вижу 2 варианта:
1. Классически: по получению прерывания опустошения буфера (одного из UART), разрешаем прерывания таймера и в нём мониторим биты TEMT LSR. Если вы не уверены в корректности ПО на той стороне и в необходимых задержках
RX->TX на той стороне, придётся конечно увеличить частоту этого прерывания до максимума (хоть до максимальной бодовой скорости) и оптимально писать ISR (может на асме). Сильно это не загрузит процессор, так как разрешаться
это прерывание будет по THRE одного из UART, а запрещаться - при TEMT==1 для всех разрешённых UART. А это всего лишь длительность одного байта на текущей скорости (ну конечно могут быть наложения по времени от неск. UART).
Так как характер времён высокой загрузки у вас порядка десятков мсек, то такой ISR никак не помешает.
2. Завести линию TX каждого UART на отдельное прерывание GPIO, разрешать его по THRE, запрещать по TEMT своего UART. В остальном - подобно п.1.