IAR, J-Link и прерывания Опции

[sgrig]

Прежде чем пойти и тихо удавиться решил попросить совета здесь.

В результате ряда манипуляций с программой, отлаживаемой в IAR ARM v.4.11a
с помощью J-Link из IAR-KIT добился следующего:

В отладчике не работают никакие прерывания, хотя все служебные регистры
читаются как надо.
Вне отладчика - все работает как надо.

Еще несколько часов назад и в отладчике все было отлично. Что случилось, понять
не могу, уже близок к суициду

Буду рад любым соображениям по теме...

[Сергей Борщ]

Прежде чем пойти и тихо удавиться решил попросить совета здесь.

В результате ряда манипуляций с программой, отлаживаемой в IAR ARM v.4.11a
с помощью J-Link из IAR-KIT добился следующего:

В отладчике не работают никакие прерывания, хотя все служебные регистры
читаются как надо.
Вне отладчика - все работает как надо.

Еще несколько часов назад и в отладчике все было отлично. Что случилось, понять
не могу, уже близок к суициду

Буду рад любым соображениям по теме...

Было подобное. То генрятся то нет.
Соображения такие: при сбросе отладчиком происходит только сброс ядра, но не контроллера прерываний. Если перед этим обрабатывалось какое-то прерывание и логика контроллера не была сброшена (VICVecAddr = 0 или AIC_EOICR = 0) то следующее прерывание не генерится.
Поборол принудительным сбросом контроллера прерываний в процедуре инициализации.

[zltigo]

Поборол принудительным сбросом контроллера прерываний в процедуре инициализации.

У меня как правило работает часть прерываний. Можно, конечно попробовать и сбросы всего, что попало в скрипт инициализации добавить. Попробую на досуге.

[Сергей Борщ]

Поборол принудительным сбросом контроллера прерываний в процедуре инициализации.

У меня как правило работает часть прерываний. Можно, конечно попробовать и сбросы всего, что попало в скрипт инициализации добавить. Попробую на досуге.

Может не совсем правильно выразился, вот sgrig понял. Под сбросом я понимал вот что:

VICVectAddr: Writing to this register does not set the value for future reads from it. Rather, this register should be written near the end of an ISR, to update the priority hardware.

Почему-то мне запомнилась фраза "This will reset VIC logic", хотя сейчас в мануале ее не нашел, видимо сам ассоциативно выдумал ;-). Для AT91 аналогичное происходит при записи в EOICR.