Для Krux:
Типовых ошибок на мой взгляд нет, но файл с топологией разводки памяти и принципиальная схема, ucf прикреплены.
DDR3.rar ( 380.48 килобайт )
Кол-во скачиваний: 114DCI Cascading используется. В качестве «Master» используется 26 банк с подключенными линиями dq. В ucf указано, что использованы банки:
DQ,DM,DQS 26, 27, 36.
ADDR/CTRL – 37 банк.
Объявлено CONFIG DCI_CASCADE = "26 27";
Пробовал разводить CONFIG DCI_CASCADE = "26 27 36"; MAP не выполнился. Сообщение «invalid constraint». С этим еще не разобрался.
Что касается тактовой, то используется схема с двумя MMCM.
На первую заходит сигнал с внешнего генератора 200 МГц. Этот сигнал используется как clk_ref для IDELAYCTRL. MMCM на выходе формирует 400 МГц, которые через bufg подключены на вход второй MMCM.
Вторая ММСМ используется для формирования тактовых контроллера 400МГц, 200 МГц, 400 МГц.
Для Golikov A.
"просто интересно, а как по каше на 2 картинке вы определили что вылетает каждый 4 отсчет?"
При увеличении картинки видно, что когда начинаются выбросы 3 отсчета пилы явно прослеживаются. 4 отсчет - "скачет". Зеленые линиии между отсчетами дорисовывает Cool edit. Пытается экстраполировать картинку. Логика у меня была такая)