реклама на сайте
подробности

 
 
> ultra low power PLL, интересует наименьшее потребление. Ваттер-линия, так сказать
Dragon-fly
сообщение Jan 2 2014, 18:11
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 31
Регистрация: 13-10-11
Из: Москва
Пользователь №: 67 720



Друзья!

Хочется понять, какое энергопотребление PLL можно заложить в общий бюджет микросхемы, если требуется длительная работа от батарейки?

Интересует предельно возможная оптимизация.

На design-reuse вижу цифирь 12 мВт. Но там универсальный модуль с папаметрами. А если без параметров? Любой удобный кристалл/TCXO в 1600 МГц?

Какова связь с техпроцессом? Прямая или не очень?

Еще: в статье по ссыле http://airccse.org/journal/vlsi/papers/0610vlsics1 говорят, что в САПР-е получили 50 мкВт. Но с рядом оговорок. Процесс 45lp. Почему такие PLL редко используют на практике?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Jurenja
сообщение Jan 4 2014, 05:52
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 457
Регистрация: 7-06-07
Из: Минск
Пользователь №: 28 262



В таком случае можно использовать кольцевой VCO и простой двоичный последовательный счетчик-делитель на постоянный коэффициент деления 64. При использовании проектных норм не хуже 180 нм имхо будет достаточно тока потребления 0.5...1 мА. Не исключено, что удасться получить 100 мкА - это зависит от технологии. Какую технологию планируете использовать?
Если опорная частота 25 МГц, то на выходе получите 25*64 = 1600 МГц ровно.


--------------------
Человек учится говорить два года, а молчать - всю жизнь
Go to the top of the page
 
+Quote Post
Dragon-fly
сообщение Jan 5 2014, 08:12
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 31
Регистрация: 13-10-11
Из: Москва
Пользователь №: 67 720



Jurenja, спасибо за анализ. На данном этапе проекта можем предполагать любую технологию. Пусть будет 28 нм. Уточните, 64 (степень двойки) критично для экономии, или годится любой константный коэффициент?

Ещё вопросы:
1) насколько полученный таким образом клок шумнее клока с более энергопотребляющих но качественных PLL? Здесь "кольцевой VCO", а там какой?

2) если поставлю счётчик на входе и выходе PLL и буду мерить соотношение, - будет ли дополнительный фазовый шум кольцевого VCO приводить к появлению или недостаче целых выходных тактов? Если да, я, видимо, смогу их "отыграть" в цифровой части модулятора. Не думаю, что это большая проблема, главное понять её наличие.

3) если хочу экономичный дельта сигма ЦАП, до какой частоты смогу поднять частоту однобитного семплирования относительно исходных 1600 МГц? Как это скажется на потреблении? До какого значения частоты можно повышать практически безболезненно?

Спасибо!

Сообщение отредактировал Dragon-fly - Jan 5 2014, 08:14
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st July 2025 - 06:48
Рейтинг@Mail.ru


Страница сгенерированна за 0.01383 секунд с 7
ELECTRONIX ©2004-2016