Jurenja, спасибо за анализ. На данном этапе проекта можем предполагать любую технологию. Пусть будет 28 нм. Уточните, 64 (степень двойки) критично для экономии, или годится любой константный коэффициент?
Ещё вопросы: 1) насколько полученный таким образом клок шумнее клока с более энергопотребляющих но качественных PLL? Здесь "кольцевой VCO", а там какой?
2) если поставлю счётчик на входе и выходе PLL и буду мерить соотношение, - будет ли дополнительный фазовый шум кольцевого VCO приводить к появлению или недостаче целых выходных тактов? Если да, я, видимо, смогу их "отыграть" в цифровой части модулятора. Не думаю, что это большая проблема, главное понять её наличие.
3) если хочу экономичный дельта сигма ЦАП, до какой частоты смогу поднять частоту однобитного семплирования относительно исходных 1600 МГц? Как это скажется на потреблении? До какого значения частоты можно повышать практически безболезненно?
Спасибо!
Сообщение отредактировал Dragon-fly - Jan 5 2014, 08:14
|