Ошибки в работе ddr3 памяти Опции

[ArtoM]

Здравствуйте!
Была изготовлена плата на virtex6 xcvlx240t с подключенными чипами памяти Micron MT41J128M16-15E.
Далее для проверки памяти я использовал MIG 3.7 example design. Тактовая памяти 400Мгц.

Калибровка памяти проходит успешно, что подтвердил chipscope. Но в модуле traffic gen при чтении выставляется флаг data_error.
То есть, насколько я понимаю, возникают ошибки при чтении данных из памяти.

Интересен факт, что traffic gen на тактовой памяти 200 МГЦ работет корректно, то есть калибровка проходит успешно и флаги data_error, data_error_set не активны. Но при этом минимальная частота работы ddr3 303 МГц следуя ds186 или я не прав?

Пробовал в два раза участить REFRESH на память. На 400 МГц ошибки не исчезли.
Может ли быть ошибка в топологии и от чего оттолкнуться в данном случае?

[SM]

Обратите внимание на качество VREF - у меня тут вот недавно не хватило каких-то 10 мкф емкости по VREF (он генерировался резистивным делителем 2х270 Ом), глючило. Диагностика была простой - кол-во глюков возрастало с уменьшением импеданса терминирования по ODT (который по EMRS задается) - признак этого был таков, что ошибки были в том числе битовые, то есть в одном слове порченные отдельные биты (если глюки по DQS, то обычно происходит сдвижка на одно слово целиком).

Еще - чистоту VCCAUX, оно должно быть отдельно отфильтровано, оно тоже дает такие сбои, так как питает SSTL-компараторы.

Резисторы последовательные по клокам полезны.

[Bad0512]

Обратите внимание на качество VREF - у меня тут вот недавно не хватило каких-то 10 мкф емкости по VREF (он генерировался резистивным делителем 2х270 Ом), глючило. Диагностика была простой - кол-во глюков возрастало с уменьшением импеданса терминирования по ODT (который по EMRS задается) - признак этого был таков, что ошибки были в том числе битовые, то есть в одном слове порченные отдельные биты (если глюки по DQS, то обычно происходит сдвижка на дно слово целиком).

Еще - чистоту VCCAUX, оно должно быть отдельно отфильтровано, оно тоже дает такие сбои, так как питает SSTL-компараторы.

Резисторы последовательные по клокам полезны.

Ещё неплохо бы поглядеть как ведёт себя VTT. Только смотрите этот сигнал не на выходе микросхемы, которая его генерит, а на резисторных сборках.
По краям сборок неплохо бы повесить парочку кондёров из low ESR 10-47 uF + 0402 100 pF. Это всё нужно для борьбы с провалами на VTT - там токи приличные текут.

Ещё интересно включен ли у вас ODT в управляющем регистре - это обычно при генерации коры указывается.
Кроме того интересно какой у вас в данной топологии слоёв рассчётный импеданс дорожек. Судя по терминаторам должно около 40 Ом быть.

По методе вычисления проблемы ещё неплохо бы локализовать где данные бьются - на записи или на чтении.
Для этого можно один раз записыать, а потом много раз считать, при чём неплохо бы считаывать по-разному, т.е. к примеру поиграть адресами.
Если результаты будут отличаться - то скорее всего сбоит чтение, если нет - то с большой вероятностью запись.

[SM]

Ещё неплохо бы поглядеть как ведёт себя VTT.

Это да, естественно, но если он есть (при коротких дорожках и 1-2 ИМС памяти он не особо нужен).

[krux]

Это да, естественно, но если он есть (при коротких дорожках и 1-2 ИМС памяти он не особо нужен).

"не особо нужны" - это не инженерный подход ;-)
бывает всего 4 варианта топологии для шины адреса/команды у ddr3
- Tree with VTT R
- Tree without series R
- Tree with series R
- Fly-by
www.micron.com/~/media/Documents/Products/Technical%20Note/DRAM/tn4113_ddr3_point_to_point_design.pdf
т.е. если например, вы делаете fly-by на 2 микросхемы но не ставите терминирующие резисторы на VTT за последней микросхемой - то это неправильно. Если уж выбрали конкретную топологию, то надо придерживаться её до конца.