Можно подцепить вход pll на обычную ногу? Опции

[novartis]

Развели печатную плату с Циклон 5 (Альтера). Кварц 50МГц подключили к "обычной" ноге (на картинке AB10). В проекте решили заиметь более высокую частоту с помощью pll. При подкючении входа pll к этой ноге квартус на этапе фиттеровщика выдает сообщение об ошибке:

Код

Error (175001): Could not place fractional PLL
    Info (175028): The fractional PLL name: PLL:inst12|PLL_0002:pll_inst|altera_pll:altera_pll_i|general[0].gpll~FRACTIONAL_PLL
    Error (177020): The PLL reference clock was not placed in a dedicated input pin that can reach the fractional PLL
        Info (175026): Source: pin clk50MHZ
            Info (175015): The I/O pad is constrained to the location PIN_AB10 due to: User Location Constraints (PIN_AB10)
        Info (175029): 8 locations affected
            Info (175029): FRACTIONALPLL_X0_Y1_N0
            Info (175029): FRACTIONALPLL_X0_Y22_N0
            Info (175029): FRACTIONALPLL_X0_Y39_N0
            Info (175029): FRACTIONALPLL_X0_Y64_N0
            Info (175029): FRACTIONALPLL_X0_Y81_N0
            Info (175029): FRACTIONALPLL_X0_Y108_N0
            Info (175029): FRACTIONALPLL_X121_Y1_N0
            Info (175029): FRACTIONALPLL_X121_Y108_N0
Error (12289): An error occurred while applying the periphery constraints. Review the offending constraints and rerun the Fitter.
Info (11798): Fitter preparation operations ending: elapsed time is 00:00:18
Error (11802): Can't fit design in device
Error: Quartus II 64-Bit Fitter was unsuccessful. 4 errors, 3 warnings
    Error: Peak virtual memory: 1239 megabytes
    Error: Processing ended: Mon Feb 10 23:14:46 2014
    Error: Elapsed time: 00:00:32
    Error: Total CPU time (on all processors): 00:00:31
Error (293001): Quartus II Full Compilation was unsuccessful. 6 errors, 23 warnings

Ребята нашли выход: сверлят плату с обратной стороны, в районе нужного шарика (нога E10), подпаиваются проводком. Несколько плат удалось так апгрейдить, а несколько удалось убить.
Неужто программно ничего нельзя сделать?

[SM]

а попробуйте поставить примитивы LCELL и затем GLOBAL между пином и PLL... Может поможет, затащить клок сначала в глобальную сеть, а оттуда уже на PLL

[Александр77]

а попробуйте поставить примитивы LCELL и затем GLOBAL между пином и PLL... Может поможет, затащить клок сначала в глобальную сеть, а оттуда уже на PLL

А разве до загрузки конфигурации будет понято что между выводами есть примитив?

[SM]

А разве до загрузки конфигурации будет понято что между выводами есть примитив?

А причем тут загрузка вообще, если речь о том, как подсказать роутеру, как провести соединение?

[novartis]

Проект скомпилился!
Сначала сделал компонент altclkctrl. С ним квартус все равно ругался.
Убрал этот компонет, поставил примитив GLOBAL. С ним квартус все равно ругался.
Как посоветовал SM, завел тактовую сначала на LCELL, потом на GLOBAL, потом на pll - и проект удачно скомпилился.
Спасибо!

Еще бы оценить качество полученного клока и к чему может приветси его не качественность. ТаймКвест тут ничем не поможет?

[alexadmin]

Как посоветовал SM, завел тактовую сначала на LCELL, потом на GLOBAL, потом на pll - и проект удачно скомпилился.

Это вам свезло, что циклон пятый. В старых (до третьего, насколько помню, про четвертый не уверен) клок можно было подать исключительно с клокового входа.

[SM]

В старых (до третьего, насколько помню, про четвертый не уверен)

Нет. Я так заводил и в ACEX, и в Cyclone первом, у меня нет опыта работы с циклонами старше 2-го вообще. В любой ПЛИС (альтеры, латиса) есть возможность подачи на PLL глобального клока, и подачи клока в глобальную сеть из логической матрицы.

[alexadmin]

Нет. Я так заводил и в ACEX, и в Cyclone первом, у меня нет опыта работы с циклонами старше 2-го вообще. В любой ПЛИС (альтеры, латиса) есть возможность подачи на PLL глобального клока, и подачи клока в глобальную сеть из логической матрицы.

Не уверен. Если посмотреть на структуру того же первого циклона, то там вход на PLL заведен только со входных dedicated input пинов. Из логики идет коннект только на clock control и далее на global, но оттуда на PLL уже не попасть. Вот в пятых действительно нарисован сигнал на вход pll из логики.

По факту удалось проверить только на Cyclone 3 (младше уже мой квартус не держит) и там.
Error (15065): Clock input port inclk[0] of PLL "pll:inst|altpll:altpll_component|pll_altpll:auto_generated|pll1" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block. Структура точно такая, как у автора - pin->LCELL->global-> PLL.

[_Anatoliy]

Открыл старый проект с первым циклоном,изменил - точно такая же ошибка.