FPGA с фиксированной конфигурацией, квази-ASIC Опции

[gerber]

Как известно, конфигурация логики заливается в FPGA каждый раз при включении питания из внешнего носителя. Это требует какого-то времени.
Хотелось бы узнать, возможно ли заказать у производителя FPGA с "заранее прошитой конфигурацией", как бы ROM вместо RAM. Как бы ASIC на базе FPGA.
Интересует Xilinx Spartan-2. Основная цель вопроса - исключить время заливки битстрима после включения питания.
Понятно, что речь будет идти о какой-то партии FPGA, но вот какой?
Возможно, подобный вопрос не раз уже обсуждался - толкните в нужном направлении, по каким словам гуглить, как называется такая технология (если она есть)?

[octobus]

При параллельной загрузке Spartan6 время измеряется миллисекундами, выдержка из руководства на S6 "For example, configuring at 33 MHz with a 4-bit data bus, a Spartan-6 XC6SLX16 FPGA requires ~28 ms to receive its 3.6 Mb of configuration data" Ширина шины данных у S6 может быть 16 бит, поэтому вышеуказанную цифру надо разделить на 4. Для максимальной S6LX150 длина bitstream равна 33Mbit и время загрузки будет на частоте 33Mhz и шине данных 16bit 33.6/3.6*28/4= 64ms.

Сообщение отредактировал octobus - Feb 24 2014, 04:10