Virtex 4 не стартует, help! Опции

[shide_3]

здравствуйте. есть большая проблема- есть virtex 4 на фирменной плате от AnalogDev, на плате нет EEPROM, зашиваю плис напрямую по JTAG, плис распознается, прошивается, все отлично, устанавливается DONE. но вот прошивка не работает вообще и все тут! пытался просто тупо зажечь светодиод. что ей не хватает, не знаю, все настройки ISE перекопал. startup clock установил- jtag clock. прошу, если кто имел дело, подскажите плз.

[Bad0512]

здравствуйте. есть большая проблема- есть virtex 4 на фирменной плате от AnalogDev, на плате нет EEPROM, зашиваю плис напрямую по JTAG, плис распознается, прошивается, все отлично, устанавливается DONE. но вот прошивка не работает вообще и все тут! пытался просто тупо зажечь светодиод. что ей не хватает, не знаю, все настройки ISE перекопал. startup clock установил- jtag clock. прошу, если кто имел дело, подскажите плз.

Чуть больше подробностей :
1. Тестовый проект (исходник, ucf).
2. Что за плата конкретно, схемку бы поглядеть...
3. Родные прошивки на плате пашут?
4. Если не пашут, то питания все в порядке?

[shide_3]

Чуть больше подробностей :
1. Тестовый проект (исходник, ucf).
2. Что за плата конкретно, схемку бы поглядеть...
3. Родные прошивки на плате пашут?
4. Если не пашут, то питания все в порядке?

тестовый проект:

entity Vir4_test is
Port ( clk : in STD_LOGIC;
led1 : out STD_LOGIC;

led2 : out STD_LOGIC);
end Vir4_test;

architecture Behavioral of Vir4_test is

signal sec : std_logic_vector (27 downto 0);
signal led11 : std_logic;
signal led22 : std_logic;

begin
process (clk)
begin
if rising_edge (clk) then

if sec = x"5F5E100" then
sec <= (others => '0');
led11 <= not led11;
else sec <= sec + '1';
end if;
end if;
end process;
led2 <= '0';
led1 <= led11;

end Behavioral;

ucf:
NET "clk" LOC = "J11" | IOSTANDARD = LVCMOS25 ;
NET "led1" LOC = "Y6" | IOSTANDARD = LVCMOS25 ;
NET "led2" LOC = "W10" | IOSTANDARD = LVCMOS25 ;

родные прошивки работают (загружаются они через контроллер USB EZ-USB)

файл со схемами во вложении

прошу прощения. вот конкретно нужные части схемы

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 HSC_ADC_EVALC.pdf ( 2.05 мегабайт ) Кол-во скачиваний: 9

 

[Bad0512]

ucf:
NET "clk" LOC = "J11" | IOSTANDARD = LVCMOS25 ;

Судя по схеме клок 100МГц приходит на 3.3 вольтовый банк.
Как ведёт себя схема? Ни один из дидов не загорается? Или загорается только один, а второй не мигает?