ALTERA Подтягивающие резисторы на JTAG Опции

[coolbassnik]

Всем доброго времени суток.
Только начинаю щупать CPLD ALTERA MAX-II, возник следующий вопрос.
Какие нужно цеплять подтягивающие резисторы на JTAG разъем:
1) Нужны ли подтяжки на самой плате с CPLD или достаточно имеющихся в программаторе?
2) Какие именно выводы нужно подтягивать, и к питанию или земле ?
3) Какого номинала должны быть резисторы (предполагаю около 2-10 кОм)?
4) Будет ли влиять на работоспособность устройства если подтяжек на плате вообще не будет?
Смотрел схемы в гугле, как-то у всех по-разному подключено, не могу найти истину.

[SM]

JTAG Pins Pull Up/Down

Noise at the JTAG pins, whether the device is in ISP or user mode, or during power-up, can cause the device to go into an undefined state or mode. Altera recommends pulling the TCK pin low and the TMS pin high through a 10-k Ω resistor. The JTAG circuitry is activated when VCCINT is powered up. If the TMS and TCK pins that are connected to VCCIO and VCCIO are not powered up, the JTAG signals are left floating. Any transition on the TCK pin can cause the JTAG state machine to transition to an unknown state, leading to incorrect operation when VCCIO is finally powered up. To disable the JTAG state machine during power-up, the TCK pin should be pulled low to ensure that an inadvertent rising edge does not occur on TCK pin.