День добрый.
Возникла следующая проблема. При реализации 256 точечного потокового БПФ, на Циклоне 3, классический таймер анализатор показал очень низкую скорость в плане Clock -setup 17.02 MHz.
Алгоритм реализован по следующей блок-схеме см. картинку. Судя по отчету анализатора основная задержка по частоте clk происходит между комплексной линией задержки на 128 тактов и
комплексной линией задержки на 1 такт (т. е. между первым и последним каскадом БПФ). Линии задержки представляют собой два включенных в параллель регистра сдвига определенной
разрядности. Подскажите пожалуйста что я делаю не так и как можно оптимизировать данную схему по быстродействию? Хотя бы куда копать (настройки компилятора, неграмотное описание
модулей на vhdl, или может еще что)? Заранее благодарен.
Эскизы прикрепленных изображений
FFT256, Низкая скорость работы
Apr 7 2014, 05:52
