ad9254, 150 Msps, 14 bit плюс FPGA Опции

[Ar-han]

Ищу консультацию, информацию, советы по составлению схемы и разводке платы с этим ацп:
http://www.analog.com/static/imported-file...eets/AD9254.pdf
До сих пор не приходилось работать с такими частотами.
Что почитать, с чего начать, какие подводные камни, где можно посмотреть примеры,
или хотя бы food print 48-lead LFCSP_VQ для pcad.
Вход ВЧ-разъём, сигнал приходит от усилителя с 50 Ом выходом и однополярным 5 вольтовым питанием.
Выход разъём параллельной шины, к fpga отладочной платы ML507.
http://www.xilinx.com/images/boards/ml507/ml507_front.jpg
На плате есть ВЧ разъёмы Diff clk out, корректно ли их использовать для тактирования АЦП напрямую?
Как преобразовать входной сигнал к дифференциальному входу ацп?
Будет ли корректно на вход поставить резистивный делитель общим сопротивлением 50 Ом,
и один из дифф. входов АЦП повесить на землю?
Сколько слоёв желательно иметь в подобной плате?
Нужна ли трансформаторная развязка входа?
Нужно ли делать выравнивание длины дорожек выходной шины?
Учитывать ли при этом длины соответствующих дорожек на отладочной плате для таких частот?
Нужна ли микросхема выходного буфера в моём случае, если я плату ацп планирую вешать непосредственно на разъёмы отладочной платы FPGA? (в pdf на ацп использован 74VCX162244)
http://www.chipfind.ru/datasheet/stmicroel...4vcx162244.htm)
Нужны ли резисторы на выходной шине между ацп и fpga, если не использовать буфер?
Буду рад любым советам по теме.
Спасибо.

[Kaligooola]

Я не совсем понимаю, как данные забирать с ацп с параллельной шины, если я ацп тактирую своим генератором,
получается, я должен этим же генератором тактировать и ПЛИС? Значит нужен еще и распределитель тактовых сигналов для
отдельного тактирования ПЛИС?

Если вы берёте сигнал с разветвителя на ML507 плате, то у вас разветвитель подаёт сигнал и на вход ПЛИС, и на SMA разъём для передачи на АЦП. Дополнительный разветвитель не нужен.
К тому же АЦП выдаёт вместе с данными сигнал типа CLKOUT (Как параллельная так и LVDS), и им можно защелкивать данные на входах ПЛИС. Его параметры нужно искать в даташите.

не сильно ли усложнит задачу DDR LVDS ?

повозится придётся и с тем и стем вариантом.

А в случае DDS LVDS вообще пока не очень понятно, там данные по фронту и по спаду тактового сигнала надо собирать?
Значит надо в ПЛИСе PLL-ку ставить и умножать частоту на 2, и с этой частотой собирать данные с LVDS или как это
правильно делается?

Да нужно защелкивать по обеим фронтам. Есть специальный буфер для DDR защелкивания.
У Xilinx есть несколько интересных XAPP на тему защелкивания данных с LVDS АЦП.

[Ar-han]

Если вы берёте сигнал с разветвителя на ML507 плате, то у вас разветвитель подаёт сигнал и на вход ПЛИС, и на SMA разъём для передачи на АЦП. Дополнительный разветвитель не нужен.

Так и предполагаю поступить.

К тому же АЦП выдаёт вместе с данными сигнал типа CLKOUT (Как параллельная так и LVDS), и им можно защелкивать данные на входах ПЛИС. Его параметры нужно искать в даташите.

Вот тут пока не совсем понимаю, получается этим сигналом (CLKOUT) нужно тактировать ПЛИС, чтобы собрать данные с АЦП?
А в ПЛИСЕ нужно инвертировать этот сигнал, чтобы получить удвоенную частоту, если по фронту и по спаду нужно данные собирать DDR LVDC.
CLKOUT, он же будет совпадать по частоте с сигналом, которым я буду тактировать АЦП, он может быть сдвинут по фазе, но этот сдвиг ведь фиксирован и не плавает, тогда зачем он нужен вообще, и как его использовать?

[Timmy]

Вот тут пока не совсем понимаю, получается этим сигналом (CLKOUT) нужно тактировать ПЛИС, чтобы собрать данные с АЦП?
А в ПЛИСЕ нужно инвертировать этот сигнал, чтобы получить удвоенную частоту, если по фронту и по спаду нужно данные собирать DDR LVDC.
CLKOUT, он же будет совпадать по частоте с сигналом, которым я буду тактировать АЦП, он может быть сдвинут по фазе, но этот сдвиг ведь фиксирован и не плавает, тогда зачем он нужен вообще, и как его использовать?

Смотрим в даташите ads6145 минимальные холд и сетап для данных относительно CLKOUT:0.7 и 1.7 ns. В целом, ширина окна валидных данных 2.4нс. Далее, смотрим задержку CLKOUT относительно CLKIN: 4.3нс - 7.3нс - разброс задержки больше, чем окно данных, таким образом, без использования CLKOUT мы не сможем надёжно синхронизироваться с данными даже без учёта clock to data skew в FPGA и PCB. У других АЦП ситуация похожая.

[Ar-han]

Смотрим в даташите ads6145 минимальные холд и сетап для данных относительно CLKOUT:0.7 и 1.7 ns. В целом, ширина окна валидных данных 2.4нс. Далее, смотрим задержку CLKOUT относительно CLKIN: 4.3нс - 7.3нс - разброс задержки больше, чем окно данных, таким образом, без использования CLKOUT мы не сможем надёжно синхронизироваться с данными даже без учёта clock to data skew в FPGA и PCB. У других АЦП ситуация похожая.

Получается, что "CLKOUT" нужно использовать для тактирования всего ПЛИСа, умножать частоту на два, ДСМ блоком подкрутить фазу считывания...
Или можно тактировать ПЛИС и АЦП одним генератором, а в ПЛИС ДСМ блоком отстроиться по фазе на фиксированную величину, относительно общего генератора...
Или можно как-то иначе, может в LVDS интерфейсе ПЛИСа что-то аппаратно реализовано для этого сигнала (CLKOUT).

Спасибо за разъяснения.