Симуляция multicycle на стадии RTL верификации, вопрос Опции

[Cordroy]

Здравствуйте,

Подскажите, пожалуйста, статью / методологию / инструмент по теме.

Вкратце, есть большой ASIC проект, много клоков, много констрейнов.
Проблема в том, чтобы на стадии RTL тестов выявить неправильные multicycle констрейны и/или несоответствие функционирования этим констрейнам.
То есть, заставить симулятор вставить соответствующую задержку там где есть m.c. (и только там).

Написал туманно, попробую на примере пояснить.
Допустим, есть схема:


Во время симуляции вся комбинаторная логика работает за 0 сек. И если сигнал enable придет раньше чем нужно (из-за какой-либо ошибки), результат в регистре Flop_B будет все равно валидным. Значит тест ошибку не выявит.

Вопрос, как, например в ModelSim, автоматически добавить в такой контур, Flop_A-->Flop_B, задержку эмулирующую multicycle.
Или каким-то другим способм такое тестируется?..


Буду благодарен за любой совет

(на всякий случай отмечу, что знаю о том что это не заменяет GLS и последующие проверки; задача - выявить баги в проекте ДО синтезирования)

[Torpeda]

Подскажите, пожалуйста, статью / методологию / инструмент по теме.
Вкратце, есть большой ASIC проект, много клоков, много констрейнов.
Проблема в том, чтобы на стадии RTL тестов выявить неправильные multicycle констрейны и/или несоответствие функционирования этим констрейнам.
То есть, заставить симулятор вставить соответствующую задержку там где есть m.c. (и только там).

Как я уже и писал есть такой тул Cadence Conformal Constraints Designer (CCD)
Эта тулза может:
-проверяет коректность фалспасов (выявляет и проверяет пасы с негативными таймингами и правильность их задания в SDC)
-проверяет коректность SDC файла (что-то типа синтаксического чекера, плюс проверка по смыслу - типа есть -from должно быть -to)
-проверяет коректность мультисайклов на основании VCD (дамп времянок с симулятора) и SDC
-проверяет CDC (cross domain clock) на основаниии нетлиста и SDC
-сравнивает 2 похожих SDC (если их несколько версий например)
-верифицирует иерархичные SDC (проверяет соответствие SDC топа на непротиворечивость SDC встроенного модуля)
-SDC Adviser помогает создавать констрейны (как минимум находит root всех клоков)

Конечно голову не заменяет но всё-же...

[Cordroy]

Как я уже и писал есть такой тул Cadence Conformal Constraints Designer (CCD)
[...]

Спасибо! Список выглядит многообещающе, попробую.